일반기술

Chattered 0.25um 파워클램프용(Power clamp) 정전기 보호회로(2)

본 기술은 아날로그/디지털 파워클램프 회로를 위한 Chattered 0.25um 공정을 사용한 정전기방지보호소자이다. 본 기술에서 사용된 회로는 저면적 대비 높은 ESD 성능을 자랑하는 SCR타입의 ESD 소자를 사용하였다. 또한 본 기술에서 사용된 소자는 높은 트리거(trigger) 전압과 홀딩(Holding) 전류를 통해 레치-업(Latch-up)에 방지에 유용하게 설계되었다. 소자의 성능에 대한 지표는 측정을 통해 증명하였다. 측정 지표로는 HBM(Human Body Model), MM(Machine Model) ,IEC61000-4-2 표준 ESD Pulse를 사용하였고 커브트레이서(Curve Tracer)를 통해 DC상에서의 전기적 특성 -Vt, Vh, IT2-을 확인하였다. 측정 결과 트릭거 전압 6.2V, 전류 130mA이고 홀딩전압 3.7V 전류는 130mA 이며 Leakage Current는 1uA이하이다. 감내특성은 HBM 8kV, MM 940V 이다.※기술의 내용 및 특장점 Process : Chatered 0.25㎛ CMOS DIGITAL/ANALOG 2.5V/3.3V/5V Process Voltage domain : 1.8V - 5V for I/O Clamp. 1.8V - 3.3V for Power Clamp Small area for local protection(ESD area inserted in the IO/Power Clamp): 2800 um2 High latch-up immune characteristics. High ESD robustness : IEC61000-4-2: 4kV( Calibrated IT2: 15A ), above HBM 8kV(test limited),MM 940V