일반기술

컨볼루션 기반의 이차원 이산 웨이블릿 변환 코덱

본 기술은 JPEG2000에서 채택된 손실압축용 Daubechies(9,7)필터를 사용하는 2차원 정/역방향 이산 웨이블릿 변환기의 VLSI의 구조의 설계에 관한 것이다. 컨볼루션 기반의 정/역방향 이산 웨이블릿 변환에서 두 개 이상의 필터 계수를 병렬적으로 연결하여 하나의 승수로 치환하여 곱셈연산을 수행하는 LUT-LMW 곱셈방법을 사용해 고속으로 필요한 곱셈결과들을 생성한다. 이 때 필터계수의 대칭성으로 중복되는 곱셈결과는 재사용하고 업/다운샘플링에 의해 불필요한 곱셈결과는 버퍼에 저장하지 않음으로써 버퍼의 저장공간 및 연산시간 그리고 전력소모를 줄이며, 곱셈&저장과 검색&덧셈의 라인단위 2단 파이프라인의 사용 효율(Utilization)을 높여 처리성능을 올린 설계를 하였다. 컨볼루션 기반의 라인단위 2차원 이산 웨이블릿 변환기는 기본적으로 많은 곱셈연산이 요구된다. 우리 기술은 쌍직교특징을 갖는 Daubechies(9,7)필터의 대칭성을 활용하여 중복되는 곱셈결과는 재사용을 함으로써 곱셈연산량을 약 45% 감소시켰고, 다운/업샘플링 과정으로 인해 불필요한 연산을 하지 않음으로써 전체 연산량에서 약 72%의 곱셈연산량을 줄여 저장공간, 연산시간 및 전력소모를 줄였다. 그리고 고속처리를 위해 곱셈연산과 덧셈연산 사이에 버퍼를 두고 인터리빙 방식으로 곱셈&저장, 검색&덧셈의 라인단위 2단 파이프라인으로 동작시켜 처리성능을 높였다. 고속 곱셈처리를 위해 정방향 처리 시 곱셈연산은 두 개 이상의 필터 계수를 병렬적으로 연결하여 하나의 승수로 치환하여 곱셈연산을 수행하는 LUT-LMW 곱셈기로 설계하여 한 사이클에 필요한 곱셈결과를 모두 생성하게 된다. 그리고 덧셈연산기는 파이프라인의 효율적인 동작을 위해 덧셈연산기의 병렬화는 정방향일 경우 아래의 결과와 같이 4개일 때 최적의 성능을 발휘한다. 또한 버퍼는 곱셈결과의 재정렬 저장으로 덧셈연산 시 순차검색을 하여 곱셈연산과 덧셈연산간의 속도차이를 최소화해 컨볼루션 파이프라인의 사용 효율(Utilization)을 극대화하여 처리성능을 높였다. 아래의 그림은 2차원 DWT/IDWT의 전체 아키텍쳐(Architecutre)이다. 프레임 메모리와 중간 버퍼, 덧셈연산기는 정/역방향 이산 웨이블릿 변환기에서 서로 공유하여 처리함으로써 하드웨어 자원의 소비를 줄임으로써 설계 전체의 크기 또한 줄였다.