일반기술

래치 기반 서브시스템의 블랙 박스 타이밍 모델링을 위한 방법 및 컴퓨터 시스템

본 기술에서 래치를 포함하는 동기 소자로 구성된 디지털 회로를 위한 블랙 박스 타이밍 모델링 방법이 개시된다. 본 기술은 동기 소자를 거치지 않는 입력 및 출력 간의 딜레이 정보를 제공하는 콤비네셔날 딜레이 아크(combinational delay arc) 특성화 단계, 동기 소자에 연결되는 입력에 대해 동기 소자의 클록의 라이징 또는 폴링 에지에 대한 홀드 시간(hold time)을 추출하고 이를 이용하여 홀드 시간 아크(hold time arc)를 형성하는 홀드 시간 아크 특성화 단계, 동기 소자에 연결되는 입력에 대해 동기 소자의 클록의 라이징 또는 폴링 에지에 대한 셋업(setup) 시간을 추출하고 이를 이용하여 셋업 시간 아크(setup time arc)를 형성하는 셋업 시간 아크 특성화 단계, 및 적어도 상기 셋업 시간 아크에 부분적으로 기반하여, 출력에 연결된 가장 가까운 동기 소자의 클록의 라이징 또는 폴링 에지를 기준으로 출력에서의 출발 시간 정보를 제공하는 클록-대-출력 딜레이 아크(clock-to-output delay arc) 특성화 단계를 포함한다. 본 기술은 상위 레벨의 검증에서 래치 기반 디자인 내부를 재검증하는 노력 없이 효율적으로 사용될 수 있어 전반적인 검증에 드는 시간을 줄일 수 있고 모델 사이즈 측면에서도 기존의 모델에 비해 줄어든다.