일반기술

잉여이진수 덧셈기 및 잉여 이진수 곱셈기잉여 이진수의 덧셈 방법, 잉여 이진수의 곱셈 방법,

해당 기술은 잉여 이진수의 덧셈 방법, 잉여 이진수의 곱셈 방법, 잉여 이진수 덧셈기 및 잉여 이진수 곱셈기가 개시된다.해당 기술은 승수를 Y, 피승수를 X, 모듈러 값을 M이라고 할때, 임의의 잉여 이진수 X, Y의 곱셈을 수행하는 암호화 시스템의 곱셈기에 있어서, 상기 X의 최하위 비트부터 순서대로 바이너리 값으로 변환하는 배럴 레지스터 전가산기, 상기 변환된 X의 비트 값에 따라 상기 Y, 상기 M, 상기 Y와 M을 더한 값 또는 0 중 어느 하나를 선택하는 멀티플렉서, 상기 선택된 값과 상기 X에 대한 바이너리 값을 제1덧셈을 수행하여 바이너리 값인 캐리 및 음의 수인 섬으로 구성되는 상기 제1덧셈의 결과를 생성하고, 상기 제1덧셈의 캐리 중 이전 자리의 캐리, 상기 제1덧셈의 섬 및 상기 X에 대한 음의 수를 더하는 제2덧셈을 수행하여 음의 수인 캐리 및 바이너리 값인 섬으로 구성되는 상기 제2덧셈의 결과를 생성하며, 상기 배럴 레지스터 전가산기가 상기 X의 최상위 비트를 바이너리 값으로 변환할 때까지 상기 잉여 이진수 덧셈기가 상기 제1덧셈 및 상기 제2덧셈을 반복 수행하는 잉여 이진수 덧셈기 및 상기 제1덧셈 및 상기 제2덧셈의 반복 수행 중에 상기 제2덧셈의 결과를 상기 X에 대한 바이너리 값 및 상기 X에 대한 음의 수에 적용하는 어큐뮬레이터를 포함한다.해당 기술에의하면, 캐리 전파 없이 결합기의 기능을 하는 덧셈기를 제공할 수 있고, 몽고메리 곱셈의 대부분의 임계 경로 지연 시간을 차지하는 세 피연산자의 덧셈을 수행하는 부분에 잉여 이진수 개념을 도입하고 새롭게 제안된 잉여 이진수 덧셈기를 사용하여 공간 복잡도 및 시간 복잡도를 줄일 수 있으며, 반복하는 모듈러 곱셈으로 이루어진 RSA 암호 시스템과 곱셈기에서 중요 구성 기능 블록인 여러 시스템들이 간단하게 구현될 수 있게 한다.