일반기술

파이프 라인 캐리 저장형 분할 분산 연산 처리 장치

[구성]m개의 n비트 데이타(d0dm-1)를 m/2씩 분할하여 어드레스로 특업 테이블(11)(12)과 이 록업테이블(11)(12)의 출력신호를 합 및 캐리로 구성되는 수치계에 의해 각기 누적 연산하는 케리저장 누적기(13)(14)와 이캐리저장 누적기(13)(14)의 출력신호를 비트순차가산하는 1비트 전가산기(15)로 구성하여 된 것을 특징으로 하는캐리저장형 분할 연산 처리장치1. m개의 n비트 데이타(D5-D...)를 m/2씩 분할하여 어드레스로 인가받는 룩업테이블(11),(12)과, 이 룩업테이블(11),(12)의 출력신호를 그 룩업테이블(11),(12)의 출력비트 L에 따른 L개의 전가산기 와 가 전가산기의 합 및 캐리출력을 각각 저장하는 2L개의 래치로 구성된 시프트-앤드-애드구조 동작의 합 및 캐리로 구성되는 수치계에 의해 각기 누적 연산하는 캐리저장 누적기(13),(14)와, 이 캐리저장 누적기(13),(14)의 출력신호를 비트순차 가산하는 1비트 전가산기(15)로 구성하여 된 것을 특징으로 하는 캐리저장형 분할 분산연산 처리장치.2. m개의 n비트 데이타(D0-D(M-1))를 M/2씩 분할하여 어드레스로 인가받는 룩업테이블(100),(200)과, 이 룩업테이블(100),(200)의 출력신호(PSA),(PSB)를 각기 인가받아, 그 룩업테이블(100),(200)의 출력비트 L에 따른 L개의 전가산기와 각 전가산기의 합 및 캐리출력을 각각 저장하는 2L개의 래치로 구성되는 캐리저장 누적기를 N단 사용하여 누적연산 및 캐리저장 수치계의 2진수치계로 변환을 N단계로 나누어 수행하는 N단 파이프라인 캐리저장 누적기(300),(400)과, 이N단 파이프라인 캐리저장 누적기(300),(400)의 출력신호(AS(N)),(BS(N))를 비트순차 가산하는 N단 파이프라인 비트순차 가산기(500)로 구성하여 된 것을 특징으로 하는 파이프라인 캐리저장형 분할 분산연산 처리장치.3. 제 2항에 있어서, 상기N단 파이프라인 캐리저장 누적기(300)는 룩업테이블(100)의 출력신호(PSA0-PSA15)를 입력받아 n싸이클동안 합신호(Sl0-Sl15)및 캐리신호(Cl0-Cl14)를 선택하여 누적연산한 후 상기 합신호(Sl0)를 제 1단계 출력신호(AS1)로 출력하고, 이후 싸이클에서는 가산연산을 통해 2진수치계로 변환하여 합신호(S20)를 제 2단계 출력신호 (AS2)로 출력하게 구성된 것을 특징으로 하는 파이프라인 캐리저장형 분할 분산연산 처리장치.4. 제 2항 또는 제 3항에 있어서, 상기 N단 파이프라인 비트순차 가산기(500)는 N단 파이프라인 캐리저장 누적기(300),(400)의 제 1단계 출력신호(AS2)로 출력하게 구성된 것을 특징으로 하는 파이프라인 캐리 저장형 분할 분산연산 처리장치.4. 제 2항 또는 제 3항에 있어서, 상기 N단 파이프라인 비트순차 가산기(500)는 N단 파이프라인 캐리저장 누적기(300),(400)의 제 1단계 출력신호(AS1),(BS1)및 이전 캐리신호(C1)를 비트순차 가산하여 합신호(S)를 제 1단계 출력신호(S1)로 출력하고, n싸이클마다 상기 이전 캐리신호(C1)를 선택하고 이후 싸이클에서는 이전 캐리신호(C2)를 선택한 후 그 선택된 신호와 상기 N단 파이프라인 캐리저장 누적기(300),(400)의 제 2단계 출력신호(AS1),(BS1)를 비트순차 가산하여 합신호(S)를 제 2단계 출력신호(S2)로 출력하게 구성된 것을 특징으로 하는 파이프라인 캐리 저장형 분할 분산연산 처리장치.5. m개의 n비트 우수비트 데이타(DE0-DE(m-1))와 기수비트 데이타(DO0-DO(m-1))를 m/2씩 분할하여 어드레스로 인가받는 룩업테이블(600),(800)과, 이 룩업테이블(600),(800)의 출력신호(PAS),(PSB)를 각기 입력받아 누적연산 및 캐리저장 수치계의 2진수치계로 변환하여 다중 출력하는 다중출력 파이프라인 캐리저장 누적기(700),(900)과, 이 다중출력 파이프라인 캐리저장 누적기(700),(900)의 출력신호(ASI,ASⅡ),(BSI,BSⅡ)를 비트순차 가산하는 다중 파이프라인 비트순차 가산기(1000)로 구성하여 된 것을 특징으로 하는 다중 입출력 파이프라인 캐리저장형 분할 분산연산 처리장치.6. 제 5항에 있어서, 상기 다중출력 파이프라인 캐리저장 누적기(700)은 룩업테이블(600)의 출력신호(PSA0,PSA15)를 입력받아 n싸이클동안 합신호(Sl0-Sl15)및 캐리신호(Cl0-Cl15)를 선택하여, 캐리신호(Cl(1+1))및 합신호(Sl(1+1))를 입력으로 누적연산하고, 상기 합신호(Sl1)및 캐리신호(Cl0)를 가산처리하여 제 1단계 출력신호(ASI2)로 출력함과 아울러 그 가산처리에 따른 캐리신호 및 상기 합신호(Sl0)를 가산처리하여 제 1단계 출력신호(ASI1)로 출력하며, 상기 n싸이클 이후 싸이클에서 상기 제 1단계에서의 캐리신호(Cl1-Cl15)및 합신호(Sl2-Sl16)를 입력받아, 상기 제 1단계에서와 동일방식으로 처리하여 제 2단계 출력신호(ASⅡ1),(ASⅡ2)를 출력하게 구성된 것을 특징으로 하는 다중 입출력 파이프라인 캐리저장형 분할 분산연산 처리장치.7. 제 5항 또는 제 6항에 있어서, 상기 다중 파이프라인 비트순차 가산기(1000)는 다중출력 파이프라인 캐리저장 누적기(700),(900)의 제 1단계 출력신호(ASI1),(BSI1)및 이전 캐리신호(Cl2)를 비트순차 가산하여 그의 합신호(S)를 제 1단계 출력신호(SI1)로 출력하고, 상기 비트순차 가산에 따른 캐리신호(C)및 상기 다중출력 파이프라인 캐리저장 누적기(700),(900)의 제 1단계 출력신호(ASI2),(BSI2)를