일반기술

칩 인덕터

본 고안은 표면실장이 가능한 적층 칩(chip)형태의 인덕터(inductor)구조에 관한 것으로,특히 복수매의 시트상 자성체층 사이에 형성되는 코일용 도전패턴의 인접 자성체층간 전회궤적에 차이를 두되 한층 걸러서는 통일한 권회궤적을 취하도록 하여 내부전극의 합선우려를 배제토록 한 칩 인덕터에 관한 것이다.일반적인 형태의 인덕터 구조는 페라이트 코어의 주위에 도선을 권회한 형태로 이루어져 있어 그 부피가 크기때문에 소형화가 곤란하고 특히 콘덴서 부품과 결합하여 회로를 구성하여야 할 경우에는 결합소자들 간의 구조상의 차이점에 기인하여 회로구성이 곤란하다는 문제점이 있다.한편, 최근에 이르러 대부분의 전자지기들이 고집적화의 경향을 취하고 있으며,또한 제조공정의 자동화를 위하여 구성부품을 인쇄기판상에 집적시키는 표면실장화의 추세로 나아가고 있는 실정을 감안하여 볼때 상기 인덕터가 지니고 있는 구조상의 문제점은 커다란 결점으로작용하게 된다.(11)좌측반부를 커버하는 크기의 자성체층(12)이 적층되어(B)와 같이 도전패턴(h)의 일부분만이 노출된 상태가 된다.다음,(C)에서와 같이 일부분만 남아있는 도전패턴(h)의 단부에 다시"J"자 형상의 도전패턴(i)이 인쇄된 후에 이번에는 우측반부를 커버하는 자성체층(13)이 적층되어 도전패턴(i)의 일부분만이 남겨진 상태로 된(D)와 같이 된다.이어서, 도전패턴(i)의 단부에 "J"자형상의 또 다른 도전패턴(j)이 연장형성됨에 있어(E)에 도시된 바와 같이 상부의 원호상 도전패턴부가 이루는 궤적이 상기(A)단계와 공정에서 인쇄된 그 아래층의 도전패턴(h)의 궤적에 비해 적어도 도전패턴의 폭만큼 안쪽이나 바깥쪽으로 치우치게 유지되도록 형성되도록 한다.이후, 앞서 설명된 바의 공정과 동일한 공정을 반복적으로 수행하여 차례로 자성체층(14-17)과 도전패턴(h-n)을 형성시켜 나아가되 인접하는 자성체층 상하부에 인쇄되는 도전패턴의 궤적중 원호상부분이 수직으로 일직선상에 놓이지 않게끔 형성함과 동시에 한층 건너서는 동일한 도전패턴의 궤적을 유지하도록 하여 (F)공정에서부터 (M)공정에 이르기까지 적층작업을 수행하게 된다.특히 (M)단계에서 도전패턴(n)은 그단부가 자성체층(17) 의 외측으로 노출형성되며 도전패턴(n)의 인쇄후에 마지막으로 최하층의 자성체층(11)과 동일한 크기의 자성체층(18)이 복개되어 일단 적층체의 적층이 완료된다.본고안에서의 자성체층과 도전 패턴의 적층 및 인쇄과정은 각각 자성체층을 순차적으로 적층시켜 가면서 도전패턴을 형성시키는 형태를 취하거나, 각기 상용하는 도전패턴이 형성된 자성체층을 150-300 ㎏/㎠의 압력으로 50~100℃의 온도에서 일괄하여 적층하는 형태를 택하여 수행하는 것이 바람직한 바, 이와 같은 적층체의 단면구조는 제3도의 (M)에 대한 C-C선 단면도인 제4도에 나타나 있다.제4도에 도시된 바와같이,자성체층(11-17)의 사이사이에 위치하는 도전패턴(i)(m)은 대략 자성체층의 두께길이 만큼 떨어진 위치에 형성된다.도전패턴을 포함한 자성체층의 적층이 완료되면 적층체를 소정의 크기로 절단하여 약500℃에서 24시간 내지 48시간 가량 유지시킴으로써 자성체 내부의 유기 결합제를 제거하고, 이어서 850~950℃에서 적층체의 동시소결을 수행함으로써 적층소결체의 제조가 완료된다.다음, 이같이 소결이 완료된 소결체는 그 양단부에 니켈등으로 와부전극(19)(19')이 도굴되어 제5도에 도시된 바와같은 본 고안 칩 인덕터가 얻어지게 된다.본고안의 칩인덕터는 적층구조를 이루는 자성체층 사이사이에 형성된 도전패턴의 층간 인쇄궤적에 변화를 가하여 도전패턴의 접촉에 의한 합선의 우려를 배제하고 있을뿐만 아니라 적층사성체층이 서로 겹쳐지지 않도록 하여 종래의 칩인덕터가 지니고 있는 결점인 탈층화나 변형의 위험에서 벗어나게 되므로 제품의 신뢰도가 향상된다는 이점이 있다.본고안의 인접층간의 전극패턴이 서로 겹쳐지지 않기 때문에 겹쳐지는 상하전극의 면적이 거의 없고 전극간의 간격도 크게 증가하기 때문에 기생 캐퍼시턴스값을 최소화 할 수 있고, 이에 따라 같은 인덕턴스 값을 갖는 인덕터인 경우 종래의 인덕터에 비하여 사용가능 주파수를 고주파대역으로 확장할 수 있다.제7도는 같은 원료를 사용하여 6회 권선하여 1.0μH를 구현한 것으로서 종래의 방법으로 만든 인덕터와 본 고안에 의한 인덕터의 주파수에 따른 임피던트값의 변화를 나타낸 것으로 상술한 일본특허 및 실용신안에 의한 것에 비하여 사용가능한 주파수 대열이 고주파 대역으로 확장됨을 알 수 있다.1.복수매의 자성체중을 순차 교호 적층하며 각층마다 "J"자형 도전패턴을 90˚씩 변위시켜 형성하는 것에의해 도전패턴이 코일사의 내부전극을 구성하도록 한 것에 있어서, 상기 도전패턴들의 궤적이, 인정하는 자성체층에서는 상이하며, 한층 걸러서는 도전채턴 전체부위가 동일하도록 배열하여 도전패턴의 겹쳐지는 면적을 좁게 함과 아울러 패턴간의 거리를 넓게 하여서 됨을 특징으로 하는 칩 인덕터.