일반기술

2의 N배 클럭 체배기

본 기술은 고속의 디지털 통신 시스템에서 사용하는 2N 클럭 체배 발생기에 관한 것이다.고속의 데이터 처리 기술중의 하나인 매칭 지연 기술은 매칭된 지연 소자를 이용하여 본래의 최소 게이트 지연보다 더 정밀한 매우 높은 주파수의 데이터 패턴을 얻는데 사용된다. 그러나 이러한 방법은 근본적으로 클럭을 체배하는 기술이 아니어서 클럭 체배기로 사용하기 위해서는 약간의 수정이 불가피하며, 정밀한 데이터 패턴을 얻기 위해서 상당히 복잡한 회로를 사용하기 때문에 체배기 자체가 시스템 기본회로보다 휠씬 복잡해 질 수 있다는 문제가 있다.따라서, 본 기술은 여러 개의 클럭들을 하나의 체배기로 얻을 수 있고, 고속의 디지털 통신 시스템에서 사용할 수 있는 클럭 체배 발생기를 제공하고자 한다.본 기술에 의한 2N 클럭 체배 발생기는 이전 단에서 체배된 클럭에 의하여 다시 체배되는 방식으로 전단으로부터 제공되는 입력 클럭 주파수를 체배하여 체배된 클럭 주파수를 생성하는 N단의 2N배 클럭 체배기와, 입력되는 L비트의 제어비트를 각 체배기에 필요한 비트수로 나누어 각 체배기단에 제공하는 선택기를 포함한다. 각각의 클럭 체배기는 각 체배단에서 요구되는 만큼의 입력 클럭을 각기 대칭적으로 지연시켜주는 제 1 및 제 2 가변지연 블록과, 제 1 및 제 2 가변지연 블록의 출력을 논리적으로 연산하여 각 체배기단의 체배된 클럭 주파수를 생성하는 논리 연산 수단을 구비한다.이와 같이 이루어진 본 기술에 의하면, 기준 클럭의 2∼2N배의 클럭을 동시에 생성함으로써 MPSK나 MQAM 등의 변조방식에서 요구되는 여러 개의 클럭들을 하나의 체배기로 얻을 수 있다. 또한, ASIC 표준 셀 라이브러리에서 제공하는 디지털 셀들만을 사용하여 쉽고 간단하게 칩상에서 구현될 수 있으며, 체배기가 완전 대칭형 구조를 갖게 되어 제조공정상의 오차나 동작환경상의 오차에 의한 체배된 클럭의 동작상의 오차를 최소화할 수 있다.