일반기술

2 M 클럭 체배기

본 기술은 고속 데이터 통신 시스템에서 기억소자나 필터 등을 고속으로 제어하는데 필요한 2M 클럭 체배 발생기에 관한 것이다.기존의 클럭 체배기들은 PLL이나 DLL을 사용하여 체배된 클럭의 위상 에러를 회로 내에서 자체적으로 교정하여 주는 장점이 있다. 그러나, PLL이나 DLL은 기본적으로 복잡한 회로로 구성되기 때문에 구현하고자 하는 시스템의 한 부분이 되어야 할 체배기 자체가 시스템 기본회로보다 휠씬 복잡해져서 고속의 통신 시스템에서 수용하기 어렵게 될 수 있다는 단점이 있다.따라서, 본 기술은 칩상에서 쉽게 구현될 수 있도록 디지털 소자만을 사용한 고속 디지털 통신 시스템용 클럭 체배 발생기를 제공하고자 한다.본 기술에 의한 2M 클럭 체배기는 L비트의 제어 신호에 의해 제어되는 M개의 지연 블록을 포함한다. M개의 지연 블록은 L비트 제어 신호중의 LCOM비트의 제어하에 기준 클럭 신호를 T/4M만큼 지연하여 T/4M 지연 클럭을 생성하는 제 1 지연 블록과, L비트 제어 신호중의 Li비트의 제어하에, 입력되는 클럭을 각기 T/2M만큼 지연하는 일렬로 연결된 (M-1)개의 제 2의 지연블록으로 구성되며, 제 1의 지연 블록에 의해 T/4M 지연 클럭 신호와 기준 클럭 신호를 논리적 XOR 연산에 의해 동기 클럭을 생성하여 제 2의 (M-1)개의 지연블록의 입력으로 제공하는 XOR 연산수단, (M-1)개의 제2 지연블록의 각각에 의해 각기 T/2M 지연된 클럭을 논리적으로 OR 연산하여 2M 체배된 클럭을 생성하는 OR 연산수단을 포함하여 구성되어 있다.이와 같이 이루어진 본 기술에 의하면, 기준 입력 클럭의 2M배의 클럭을 생성함으로써, MPSK나 MQAM 등의 변조방식의 부호화기나 필터 등에서 요구되는 정수배 또는 2의 배수의 클럭을 얻는데 사용할 수 있다. 또한, ASIC 표준 라이브러리에서 제공하는 디지털 셀들만을 사용하여 구성되므로, 쉽고 간단하게 칩상에서 구현될 수 있다.