일반기술

반도체 소자의 게이트 형성방법

본 기술은 MOS 반도체 소자 제작에 필수적인 고 유전율 게이트 절연막을 포함하는 게이트의 형성방법에 관한 것이다.기존의 금속 산화물 막의 증착공정에서 조성비가 정확하게 맞지 않으면, 산소공공이 발생하여 금속 산화물 막의 누설전류를 증가시키는 문제가 생기게 된다. 따라서, 이를 줄여주기 위해 후속 산소 열처리 공정이 반드시 필요하다. 그러나, 이러한 후속 열처리 및 계면 산화층의 존재는 유효 절연막의 두께를 증가시켜서 차세대 소자의 요구조건인 유효 두께 15Å 이하의 고유전율 절연막을 형성하기 매우 어렵게 한다.따라서, 본 기술은 스퍼터링이나 CVD 공정에 의하지 않은 고유전율 금속 산화물 막을 포함한 반도체 소자의 게이트를 형성하고자 한다. 또한, 조성비가 맞을 뿐 아니라 상대적으로 우수한 계면 특성을 갖는 금속 산화물 막 및 금속 실리사이드를 포함한 반도체 소자의 게이트를 형성하고자 한다.본 기술에 의한 반도체 소자의 게이트의 형성방법은 실리콘 기판 상에 질소가 첨가된 실리콘 산화막을 형성하는 단계와, 질소 첨가 실리콘 산화막 상에 금속층을 증착하는 단계와, 금속층을 열처리하는 단계를 구비하고, 질소첨가 실리콘 산화막/금속 산화물 절연막/금속 게이트 전극으로 이루어져 있다. 질소 첨가 실리콘 산화막의 형성단계는 실리콘 기판 상에 SiO2 절연막을 형성하는 단계와, SiO2 절연막을 NH3 분위기에서 열처리하는 단계를 구비한다.이와 같이 이루어진 본 기술에 의하면, 누설전류 특성이 우수하고 소자 적용시 이동도 감소를 방지할 수 있는 반도체 소자를 제조할 수 있다.