일반기술
정보 > 컴퓨터 본체
- PCI 버스상에서 동작하는 분산공유메모리 지원 카드인 PRISM을 개발하였다. 윔홀라우팅 방식을 사용하는 통신라우터 보드를 개발하였다. - PRISM카드와 윔홀라우터 보드를 펜티엄보드에 장착하여 8노드 분산 공유메모리형 병렬처리 컴퓨터 시제품을 개발하였다. - 단위 노드의 운영체제로 Windows NT를 사용하고, 분산공유메모리를 지원하는 디바이스 드라이버와 사용자 라이브러리를 개발하였다.- DEVS형식론으로 표현된 모델을 병렬 시뮬레이션하는 이산사건 시뮬레이터 D-DEVSim/sup++패키지를KAICUBE/한빛 1호상에서 개발하였다. - PCB내의 3차원 온도·유동장해석 소프트웨어를 영역분할법으로 사용해 KAICUBE/한빛1호에서 구현하고, 사용자를 위한 GUI를 작성하였다. -날개의 단면 주위의 3차원 압축성 유동해석 소프트웨어를 KAICUBE/한빛1호에서 개발하고, 사용자들을 위하여 GUI를 구현하였다.
- 보유기관
- 한국생산기술연구원
- 등록일
- 2000-04-07
상세보기
일반기술
정보 > 컴퓨터 본체
이 프로젝트의 목표는 새로운 방법을 개발하고 그 새로운 방법을 항공촬영, 제지, 품질관리, 전자 현미경 사용에 적용하고 그에 따라, 라인으로 표시된 그림에 대한 이미지 프로세싱과 이미지 분석의 모든 기본적 작업의 수행을 위한 오리지날 시스템을 만들어내는 것이다. 지금까지 파이버 프로세스의 수학적 이론이 개발되었고 이런 프로세스의 통계에 대해 몇가지 결과가 도출되었다. 그러나 이미지 프로세싱과 분석 방법은 이런 프로세스에 의해 설명된 그램에 대해서는 아직 더 개발되어야 한다. 전통적인 이미지 프로세싱 방법은 이런 종류의 그림에는 비효과적이다. 파이버 프로세스에 의해 설명된 그림의 특성에 기반한 이미지 프로세싱의 새로운 방법을 발리 만드는 것이 바람직하다. 전통적인 방법의 이미지 프로세싱과 비교할 때, 원하는 신호가 라인의 형태로 표현된다는 사실을 기초로 해야 한다.
- 보유기관
- 특허법인충정
- 등록일
- 2000-04-24
상세보기
일반기술
정보 > 컴퓨터 본체
본 발명은 컴퓨터그래픽스의 하드웨어 구조에 관한 것이다. 특히 컴퓨터 그래픽스는 계산량이 방대하면서도 실시간 처리를 요구한다. 본 발명에서는 그 중 주사선 보간과 은면제거과정을 파이프라인 방식으로 수행하는 하드웨어 엔진(PIPE라 불림)에 대해서 설명한다. 주사선 보간이라 주사선상에 있는 두점에서의 함수 값이 주어졌을 때 그 두점 사이에 있는 점들에서의 함수값을 보간하는 것이다. 종래의 주사선 보간방법은 함수값의 기울기를 구하여 순차적으로 더해주는 방법으로 관정이 순서적(sequential)이므로 시간이 오래 걸리는 단점이 있었다. 이러한 방법으로 대표적인 것이 DDA(Digital Differntial Analyzer)방식이다. 본 발명은 상기와 같은 종래의 재결함을 감안하여 주어진 두점사이에 있는 모든점(여기서는 화소를 의미)에서의 함수값을 동시에 계산토록하여 처리속도를 고속화하며, 전체그래픽시스템의 성능향상을 꾀하고, 더하기 연산기와 버퍼만으로 구성되는 컴퓨터그래픽스의 하드웨어장치를 구성가능토록 안출한 것이다. 주사선 보간기의 함수값은 컴퓨터그래픽스에서 Z-deptb값이나 칼라인텐시티값이 될수 있으며, 본 발명에서 주장한 PIPE 구조를 사용하면 주사선 은면제거알고리즘이 그대로 구현될 수 있다. 그중에서도 특히 Gouraud Shading 알고리즘이 수행될 수 있는 장점이 있다. 이와같이 본 발명은 전체의 계산이 동시에 이루어지도록함으로써 고속처리가 가능하며, 컴퓨터 그래픽스 하드웨어의 바틀네크(Bottle Neck)인 주사선화과정을 하드웨어화하여 전체그래픽시스템의 성능향상에 결정적으로 작용할 수 있도록 함은 물론, 구조가 간단하여 구현이 용이하다.
- 보유기관
- 한국과학기술원
- 등록일
- 2000-04-24
상세보기
일반기술
정보 > 컴퓨터 본체
대형 컴퓨터시스템의 국산화에 기여. 대형 컴퓨터 개발기술의 기업 이전 가능. 개발기술의 시제품화 가능. NUMA구조의 메모리 공유형 멀티 프로세서 구조를 통한 분산/병렬 처리. 대규모 병렬 시스템의 구현.
- 보유기관
- 특허법인충정
- 등록일
- 2000-04-29
상세보기
일반기술
정보 > 컴퓨터 본체
CPU 보드상에 판별회로를, 공통기능블록 탑재 보드상에 기능유효신호출력블록을 탑재하고, 이 사이를 유효신호라인으로 이어 보드의 기능판별정보를 받은 후에, 공통기능이 있는 보드에는 그 기능을 사용한 억세스를 실시한다. 이종 보드에는 이 블록이 탑재되어 있지 않아 유효신호라인은 의미가 없다. 컴퓨터 보드 베이스에서, 예컨데 패리티 체크, 패리티 제너레이트 회로 등의 공통기능 블록의 유무를, 판별신호라인과 판별회로에 의해 조사한 후 반송처리함으로써, 각 보드의 기능을 유효하게 이용한다.
- 보유기관
- 특허법인충정
- 등록일
- 2000-04-29
상세보기
일반기술
정보 > 컴퓨터 본체
기존의 von Neuman 방식의 컴퓨터의 한계를 극복하기 위한 신경회로망 기술을 토대로 신경회로망 컴퓨터를 구성하고 이에 적합한 응용분야로 음성인식에 적용한다. 실생활에 쓸수 있도록 잡음에 둔감하도록 설계한 음성 전처리기는 인간의 청각을 모델링 하였고, 작은 신경회로망 네트웍으로 음성인식이 가능하도록, 음소 기반의 인식을 한다. 음소 인식을 수행해서 인식한 결과로부터 단어를 선정하는 후처리 기법을 사용한다. 신경회로망 컴퓨터는 PC에 인터페이스 되었으며, 시냅스 칩과 뉴런 칩으로 이루어져 있다. 시냅스 칩은 비휘발성 아날로그 메모리 기술은 사용하여 저장하는 정보가 전원이 없어도 소실되지 않는다. 신경회로망 컴퓨터가 패턴인식과 음성인식에서 고속의 국소 특징 추출기로 사용될 수 있음을 확인했다.
- 보유기관
- 한국생산기술연구원
- 등록일
- 2000-08-29
상세보기
일반기술
정보 > 컴퓨터 본체
컴퓨터 기술의 진보에 따라 기존의 아날로그 릴레이는 점차 디지탈 릴레이로 대체되고 있으며, 디지탈 릴레이는 최근 각광을 받고 있다. 이러한 릴레이의 핵심은 알고리듬 개발 및 성능 평가이다. 기존의 알고리듬개발은 2단계로 수행된다. 1단계는 릴레이의 입력신호 취득부분 이며, 2단계는 컴퓨터 언어로 작성된 알고리듬 부분 이다. 따라서, 이와같은 2단계를 단일과정으로 통합하면 디지탈 릴레이 알고리듬 개발 및 성능 평가에 수반되는 비용과 노력을 경감 시킬 수 있다. 이러한 점에 착안하여 개발한 DADPES는 시스템내에 입력신호의 발생부와 알고리듬 구현부를 동시에 접목시켜 구현하였다. 따라서, DADPES의 실행에 따라 신속하게 개발된 알고리듬의 성능평가가 가능하므로 디지탈릴레이 개발 및 성능 평가에 커다란 기여가 예상된다. DADPES는 송배전선 보호, 모선 보호, 변전소 보호, 변압기 보호, 모터 보호 및 발전기 보호 등에 적용되는 각종 릴레이의 여러 가지 알고리듬 개발 및 성능평가에 적용할 수 있다.
- 보유기관
- 한국생산기술연구원
- 등록일
- 2000-08-29
상세보기
일반기술
정보 > 컴퓨터 본체
- Computer/Audio/Video통합 Multimedia Technology - 5 Channel Full Audio Dolby Unit - TV overlay VGA Control - DSVD Fax/Modem H/W 및 S/W - 전자칠판, 화상전화 응용 S/W 장점 - Computer/Audio/Video 통합 Technolgy - 부분품단위(Card)의 제품상용화 가능 - 시장변화에 따른 제품사양 변경가능하여 조기에 시장에 대처 가능
- 보유기관
- 한국생산기술연구원
- 등록일
- 2000-08-29
상세보기
일반기술
정보 > 컴퓨터 본체
기존 TV가 아날로그 방식에서 디지털 방식으로 전환됨에 따라 송신기에 요구되는 전기적인 특성이 달라진다. 디지털 TV 송신에 필요한 이러한 규격조건을 만족시키기 위해서는 각 회로들의 설계단계에서부터 고려해야 할 문제가 많이 발생한다. 이러한 문제는 업체에서 새로이 시작하기에는 제품개발 기간을 연장시킬 뿐만 아니라 경제적인 손실을 발생시키게 되므로 개발한 기술을 이전하여 신제품을 생산한다면 신제품개발 기간 단축, 상용화 기간을 단축시킬 수 있을 것이다. 현재 국내의 송신기 제조업체들은 변화하는 21세기의 디지털 시장의 확장에도 불구하고 기존의 아날로그방송용 중계기 및 송신기생산에 주류를 이루고 있다. 선진국에서는 이미 DTV시장을 겨냥하여 속속 새로운 제품들을 양산하고 있으며 고부가가치 산업으로 각광받을 조짐을 보이고 있다. 따라서 국내에서도 고부가가치형 산업화와 회로설계의 집약형이라 할 수 있는 고출력 증폭기 산업의 성장을 위해서는 이전하고자 하는 바와 같은 기술의 산업화 및 상용화가 필수적이다.- 250Wav DTV HPA 서브시스템 설계 기술250Wav까지 증폭시키는 증폭기 배열 방법과 이중화 시스템을 설계하는 방법에 관련된 기술- 레벨제어부 회로주파수 상향기로부터 입력된 신호를 2단 증폭하여 각 증폭기 모듈에 분배해주는 기능과, HPA 시스템의 출력을 조절해 주는 레벨제어 회로의 설계에 관한 기술문서 - 구동증폭단 회로레벨제어부로부터의 일정한 입력받은 신호를 증폭하기 위한 A급 동작 증폭기인 4Wpeak, 30Wpeak급 증폭기와 이의 신호를 재차 증폭하는 AB급 동작 증폭기인 125Wpeak 증폭기의 설계 방법에 대한 이론적인 배경과 제작방법에 대한 관련 기술문서 - 최종증폭단 회로구동증폭단에서 출력되는 신호를 최종적으로 최대 600Wpeak까지 증폭시키는 증폭기의 설계방법에 대한 이론적인 배경과 제작방법에 대한 관련 기술문서 - 마이크로스트립 선로를 이용한 전력분배기 및 전력 결합기최종증폭단의 전후에 위치하여 각 250Wpeak 증폭기들을 결합하여 600W(peak)가 되도록 해 주는 마이크로스트립 선로 형태의 전력결합기 및 분배기의 설계방법과 이에 관련된 기술문서- HPA 감시, 경보 및 제어 시스템HPA 시스템을 관할하는 시스템으로 온도측정, 바이어스 조절, 전력측정 등의 기능을 가진 감시, 경보 및 제어 시스템의 설계 방법과 제작 방법에 관한 기술 문서- 1kWav DTV HPA 서브시스템 설계 기술1kWav까지 증폭시키는 증폭기 배열 방법, 배치방법, 그리고 이중화 시스템을 설계하는 방법에 관련된 기술
- 보유기관
- 한국전자통신연구원
- 등록일
- 2000-11-22
상세보기
일반기술
정보 > 컴퓨터 본체
PCMCIA카드에 스마트카드 인터페이스 장치를 적용한것으로 별도의 스마트 카드 리더기 없이 고안한 스마트카드리더용 PCMCIA카드만으로 컴퓨터에 연결되어 스마트 카드를 읽을 수 있다.PCMCIA 카드와 스마트카드와의 인터페이스
- 보유기관
- 전자부품연구원
- 등록일
- 2000-11-22
상세보기
일반기술
정보 > 컴퓨터 본체
전자카드리더기내로의 전자카드 삽입을 정확히 검출하는 방법 및 장치로 기존의 전자카드(스마트카드) 접점들중 사용하지 않는 접점을 이용하여 전기적신호로 전자카드의 정확한 삽입을 검출한다.한개의 OR게이트와 몇개의 저항으로 구성된 아주 간단한 회로로 구현할수 있다.
- 보유기관
- 전자부품연구원
- 등록일
- 2000-11-22
상세보기
일반기술
정보 > 컴퓨터 본체
기존의 PC 형태를 벗어난 PC와 오디오가 일체화 된 구조컴퓨터의 기능을 가진 오디오로 각종 제어를 컴퓨터 및 원격제어 가능하도록 설계 되었으며 일체화, 분리형이 가능한 구조가 특징임.
- 보유기관
- 전자부품연구원
- 등록일
- 2000-11-22
상세보기
일반기술
정보 > 컴퓨터 본체
[구성]m개의 n비트 데이타(d0dm-1)를 m/2씩 분할하여 어드레스로 특업 테이블(11)(12)과 이 록업테이블(11)(12)의 출력신호를 합 및 캐리로 구성되는 수치계에 의해 각기 누적 연산하는 케리저장 누적기(13)(14)와 이캐리저장 누적기(13)(14)의 출력신호를 비트순차가산하는 1비트 전가산기(15)로 구성하여 된 것을 특징으로 하는캐리저장형 분할 연산 처리장치1. m개의 n비트 데이타(D5-D...)를 m/2씩 분할하여 어드레스로 인가받는 룩업테이블(11),(12)과, 이 룩업테이블(11),(12)의 출력신호를 그 룩업테이블(11),(12)의 출력비트 L에 따른 L개의 전가산기 와 가 전가산기의 합 및 캐리출력을 각각 저장하는 2L개의 래치로 구성된 시프트-앤드-애드구조 동작의 합 및 캐리로 구성되는 수치계에 의해 각기 누적 연산하는 캐리저장 누적기(13),(14)와, 이 캐리저장 누적기(13),(14)의 출력신호를 비트순차 가산하는 1비트 전가산기(15)로 구성하여 된 것을 특징으로 하는 캐리저장형 분할 분산연산 처리장치.2. m개의 n비트 데이타(D0-D(M-1))를 M/2씩 분할하여 어드레스로 인가받는 룩업테이블(100),(200)과, 이 룩업테이블(100),(200)의 출력신호(PSA),(PSB)를 각기 인가받아, 그 룩업테이블(100),(200)의 출력비트 L에 따른 L개의 전가산기와 각 전가산기의 합 및 캐리출력을 각각 저장하는 2L개의 래치로 구성되는 캐리저장 누적기를 N단 사용하여 누적연산 및 캐리저장 수치계의 2진수치계로 변환을 N단계로 나누어 수행하는 N단 파이프라인 캐리저장 누적기(300),(400)과, 이N단 파이프라인 캐리저장 누적기(300),(400)의 출력신호(AS(N)),(BS(N))를 비트순차 가산하는 N단 파이프라인 비트순차 가산기(500)로 구성하여 된 것을 특징으로 하는 파이프라인 캐리저장형 분할 분산연산 처리장치.3. 제 2항에 있어서, 상기N단 파이프라인 캐리저장 누적기(300)는 룩업테이블(100)의 출력신호(PSA0-PSA15)를 입력받아 n싸이클동안 합신호(Sl0-Sl15)및 캐리신호(Cl0-Cl14)를 선택하여 누적연산한 후 상기 합신호(Sl0)를 제 1단계 출력신호(AS1)로 출력하고, 이후 싸이클에서는 가산연산을 통해 2진수치계로 변환하여 합신호(S20)를 제 2단계 출력신호 (AS2)로 출력하게 구성된 것을 특징으로 하는 파이프라인 캐리저장형 분할 분산연산 처리장치.4. 제 2항 또는 제 3항에 있어서, 상기 N단 파이프라인 비트순차 가산기(500)는 N단 파이프라인 캐리저장 누적기(300),(400)의 제 1단계 출력신호(AS2)로 출력하게 구성된 것을 특징으로 하는 파이프라인 캐리 저장형 분할 분산연산 처리장치.4. 제 2항 또는 제 3항에 있어서, 상기 N단 파이프라인 비트순차 가산기(500)는 N단 파이프라인 캐리저장 누적기(300),(400)의 제 1단계 출력신호(AS1),(BS1)및 이전 캐리신호(C1)를 비트순차 가산하여 합신호(S)를 제 1단계 출력신호(S1)로 출력하고, n싸이클마다 상기 이전 캐리신호(C1)를 선택하고 이후 싸이클에서는 이전 캐리신호(C2)를 선택한 후 그 선택된 신호와 상기 N단 파이프라인 캐리저장 누적기(300),(400)의 제 2단계 출력신호(AS1),(BS1)를 비트순차 가산하여 합신호(S)를 제 2단계 출력신호(S2)로 출력하게 구성된 것을 특징으로 하는 파이프라인 캐리 저장형 분할 분산연산 처리장치.5. m개의 n비트 우수비트 데이타(DE0-DE(m-1))와 기수비트 데이타(DO0-DO(m-1))를 m/2씩 분할하여 어드레스로 인가받는 룩업테이블(600),(800)과, 이 룩업테이블(600),(800)의 출력신호(PAS),(PSB)를 각기 입력받아 누적연산 및 캐리저장 수치계의 2진수치계로 변환하여 다중 출력하는 다중출력 파이프라인 캐리저장 누적기(700),(900)과, 이 다중출력 파이프라인 캐리저장 누적기(700),(900)의 출력신호(ASI,ASⅡ),(BSI,BSⅡ)를 비트순차 가산하는 다중 파이프라인 비트순차 가산기(1000)로 구성하여 된 것을 특징으로 하는 다중 입출력 파이프라인 캐리저장형 분할 분산연산 처리장치.6. 제 5항에 있어서, 상기 다중출력 파이프라인 캐리저장 누적기(700)은 룩업테이블(600)의 출력신호(PSA0,PSA15)를 입력받아 n싸이클동안 합신호(Sl0-Sl15)및 캐리신호(Cl0-Cl15)를 선택하여, 캐리신호(Cl(1+1))및 합신호(Sl(1+1))를 입력으로 누적연산하고, 상기 합신호(Sl1)및 캐리신호(Cl0)를 가산처리하여 제 1단계 출력신호(ASI2)로 출력함과 아울러 그 가산처리에 따른 캐리신호 및 상기 합신호(Sl0)를 가산처리하여 제 1단계 출력신호(ASI1)로 출력하며, 상기 n싸이클 이후 싸이클에서 상기 제 1단계에서의 캐리신호(Cl1-Cl15)및 합신호(Sl2-Sl16)를 입력받아, 상기 제 1단계에서와 동일방식으로 처리하여 제 2단계 출력신호(ASⅡ1),(ASⅡ2)를 출력하게 구성된 것을 특징으로 하는 다중 입출력 파이프라인 캐리저장형 분할 분산연산 처리장치.7. 제 5항 또는 제 6항에 있어서, 상기 다중 파이프라인 비트순차 가산기(1000)는 다중출력 파이프라인 캐리저장 누적기(700),(900)의 제 1단계 출력신호(ASI1),(BSI1)및 이전 캐리신호(Cl2)를 비트순차 가산하여 그의 합신호(S)를 제 1단계 출력신호(SI1)로 출력하고, 상기 비트순차 가산에 따른 캐리신호(C)및 상기 다중출력 파이프라인 캐리저장 누적기(700),(900)의 제 1단계 출력신호(ASI2),(BSI2)를
- 보유기관
- 한국과학기술연구원
- 등록일
- 2001-01-17
상세보기
일반기술
정보 > 컴퓨터 본체
[구성](A)본 발명은 비트순차식 병렬 비교기에 관한 것으로서, 이는 여러개의 데이타를병렬로 최상위 비트부터 순차적으로 입력받아 주어진 시간내에 병렬 비트을 순차적으로 처리하도록 한 것이다. 이와같은 본 발명은 N개의 레지스터로 부터 순차 입력되는 M비트의 데이타을 입력 클럭 사이클내에 비교하여 최소의 데이타을 검출하는 최소데이타 검출수단과, 상기 최소 데이타 검출수단에서 얻어진 N비트의 데이타 및 외부로 부터 입력되는 인에이블신호에 따라 최소 데이타에 대한 1의 보수를 발생하는 최소데이타 발생수단과 상기 데이타 발생수단에서 얻어진 데이타와 최소데이타 검출수단에서 얻어진 데이타을 이용하여 N개의 레지스터 값중에서 가장 작은 값을 갖는 레지스터의 위치정보를 검출하고 그 검출한 최소 위치정보를 리세트신호로 하여 가장 작은 값에 대응하는 최소데이타 검출수단을 리세트하는 최소 위치정보 검출수단과, 상기 최소위치정보 검출수단에서 검출된 정보를 논리화하여 최소값 위치를 알려주는 최소데이타 발생수단에서 발생된 데이타에 대해 1의 보수를 취하여 최소값을 알려주는 최소위치표시 발생수단으로 이루어짐으로써 달성된다.1. N개의 레지스터로 부터 순차 입력되는 M비트의 데이타를 입력 클럭 사이클내에 비교하여 최소의 데이타를 검출하는 최소데이타 검출수단과, 상기 최소데이타 검출수단에서 얻어진 N비트의 데이타 및 외부로 부터 입력되는 인에이블신호를 가지고 최소 데이타의 1의 보수값을 발생하는 최소데이타 발생수단과, 상기 최소데이타 발생수단에서 얻어진 데이타과 최소 데이타 검출수단에서 얻어진 데이타를 이용하여 N개의 레지스터 값중에서 가장 작은 값을 갖는 레지스터의 위치정보를 검출하고 그 검출한 최소위치정보를 리세트신호로 하여 가장 작은 값에 대응하는 최소 최소데이타 검출수단을 리세트하는 최소 위치정보 검출수단과 상기 최소 위치정보 검출수단에서 검출된 정부를 논리화하여 최소값 위치를 알려주고 최소데이타 발생수단에서 발생된 데이타에 대해 1의 보수를 취하여 최소값을 알려주는 최소위치표치 발생수단으로 구성함을 특징으로 한 비트순차식 병렬 비교기.2. 제1항에 있어서, 최소데이타 검출수단은 N개의 레지스터에 대응되게 구성되어 최상위 비트로 부터 최하위 비트로 한 비트씩 순차적으로 입력되는 M비트의 데이타들 중에서 최소값을 갖는 데이타를 입력 클럭사이클에 맞추어 비교 검출하는 N개의 비트 비교부로 구성함을 특징으로 한 비트순차식 병렬 비교기.3. 제1항에 있어서, 최소 위치정보 검출수단은 상기 N개의 레지스터에 대응되게 구성되어 상기 최소 데이타 검출수단의 비트 비교부 및 데이타 발생수단에서 한 비트씩 순차적으로 입력되는 M비트의 데이타들을 비교하여 가장 작은 값을 갖는 레지스터의 위치정보를 구하고 리세트신호를 생성하는 제1내지 제8위치정보 비교부로 구성함을 특징으로 한 비트순차식 병렬 비교기.4. 제2항에 있어서, N개의 비트 비교부는 N개의 레지스터로 부터 순차 입력되는 현재의 한 비트의 데이타와 이전의 데이타와를 논리화하여 최소 데이타 발생수단에 입력하는 논리소자와, 상기 논리소자의 출력값을 입력 클럭 사이클에 동기시켜 출력하고 그 출력값을 상기 최소 위치 정보 판단수단으로 부터의 이세트신호가 입력될 때까지 유지시켜 상기 논리소자에 궤환입력하는 제1플립플롭과, 상기 제1플립플롭의 출력값을 입력 클럭 사이클에 동기시켜 출력하고 그 출력값을 상기 최소위치정보 검출수단으로부터의 리세트신호가 입력될 때까지 유지시켜 최소위치정보 검출수단에 입력하는 제2플립플롭으로 구성함을 특징으로 한 비트순차식 병렬 비교기.5. 제4항에 있어서, 논리소자는 오아게이트인 것을 특징으로 한 비트순차식 병렬비교기.6. 제1항에 있어서, 최소데이타 발생수단은 N개의 비트 비교부에서 비교되어 입력되는 N비트의 데이타를 논리화하여 출력하는 논리소자의 상기 외부의 인에이블신호에 의해 도통 및 차단되어 상기 논리소자의 출력값을 순차적으로 N개의 위치정보 비교부에 입력하는 피-모스스위칭소자와, 상기 외부의 인에이블신호에 의해 도통 및 차단되어 상기 피-모스 스위칭소자에서 순차적으로 출력되어 N개의 위치정보 비교부로 입력되는 데이타를 차단 또는 전달하는 엔-모스 스위칭소자로 구성함을 특징으로 한 비트순차식 병렬 비교기.7. 제6항에 있어서, 논리소자는 낸드게이트인 것을 특징으로 한 비트순차식 병렬 비교기.8. 제1항에 있어서, 최소위치표시 발생수단은 상기 최소위치정보 판단수단의 제2내지 제4위치정보 비교부 및 제6위치정 비교에서 각기 순차적으로 입력되는 데이타를 반전시켜 출력하는 제1내지 제4인버터와, 상기 제1인버터의 출력과 제3위치정보 비교부의 출력값을 논리곱하여 출력하는 제1논리곱소자와, 상기 제1내지 제3인버터의 출력값과 제5위치정보 비교부의 출력값을 논리곱하여 출력하는 제2논리곱소자와, 상기 제2 제3 인버터의 출력값과 제6위치정보 비교부의 출력값을 논리곱하여 출력하는 제3논리곱소자와, 상기 제1, 제3, 제4 인버터의 출력값과 제7 위치정보 비교부의 출력값을 논리곱하여 출력하는 제4 논리곱소자와, 상기 제 1내지 제4 위치정보 비교부에서 순차적으로 한 비트씩 입력되는 데이타를 논리화하여 출력하는 제1논리소자와, 상기 제1, 제2 위치정보 비교부의 출력값과 제2, 제3 논리곱소자의 출력값을 논리화하여 출력하는 제2 논리소자와, 상기 제1위치정보 비교부의 출력값과 제 1, 제 2, 제 4 논리곱소자의 출력값을 논리화하여 출력하는 제3논리소자와, 상기 최소데이타 발생수단에서 한 비트씩 순차적으로 입력되는 데이타를 반전시켜 최소 데이타값을 출력하는 제5인버터로 구성함을 특징으로 한 비트순차식 병렬 비교기9. 제8항에 있어서, 상기 제1내지 제3논리소자는 노아게이트인 것을 특징으로 한 비트순차식 병렬 비교기.10. 제6항에 있어서, 최소데이타 발생수단의 출력값은 가장 작은 레지스터 값의 1의 보
- 보유기관
- 한국과학기술연구원
- 등록일
- 2001-01-17
상세보기
일반기술
정보 > 컴퓨터 본체
피감수와 감수의 입력 M비트값을 각기 한 비트씩 분리 감산하여 각기 두 비트의 차값과 빌림수값을 구하는 감산과정과, 상기 감산과정에서 얻어진 M비트의 차값과 빌림값을 이전단의 빌 림값에 의해 조건적으로 M/2개의 비트로 선택하여 최하위의 첫번째 및 두번째 비트의 감산 결과값을 구하는 제1선태과정과, 상기 감산 과정에서 얻어진 M비트의 차값과 빌림값을 이전단의 빌림값에 의해 조건적으로 M/2개의 비트로 선택하여 세번째 및 네번째 비트의 감산 결과값을 구하는 제2선태과정과, 상기 감산과정에서 얻어진 M비트의 차값과 빌림값을 제2선택과정에서 얻어진 한 비트의 빌림값에 의해 조건적으로 M/2개의 비트로 선택하여 나머지 비트의 결과값을 구하는 제3선택과정으로 이루어짐을 특징으로 한 조건부 감산방법.1. 피감수와 감수의 입력 M비트값을 각기 한 비트씩 분리 감산하여 각기 두 비트의 차값과 밀림수값을 구하는 감산과정과, 상기 감산과정에서 얻어진 M비트의 차값과 빌림값을 이전달의 빌림값에 의해 조건적으로 M/2개의 비트로 선택하여 최하위의 첫번째 및 두번째 비트의 감산 결과값을 구하는 제1선택과정과, 상기 감산과정에서 얻어진 M비트의 차값과 빌림값을 이전단의 빌림값에 의해 조건적으로 M/2개의 비트로 선택하여 세번째 및 네번째 비트의 감산 결과값을 구하는 제2선택과정과, 상기 감산과정에서 얻어진 M비트의 차값과 빌림값을 제2선택과정에서 얻어진 한 비트의 빌림값에 의해 조건적으로 M/2개의 비트로 선택하여 나머지 비트의 결과값을 구하는 제3선택과정으로 이루어짐을 특징으로 한 조건부 감산방법.2. 제1항에 있어서, 제1선택과정은 상기 감산과정에서 얻어진 최하위 비트의 빌림값에 의해 다음 비트의 차값을 구하는 것을 특징으로 하는 조건부 감산방법.3. M비트의 피감수와 감수를 각기 한 비트씩 분리 연산하여 한 비트의 빌림수와 두 비트의 차값을 구하는 제1연산수단과, 상기 제1연산수단에서 얻어진 한 비트의 빌림수값에 의해 상기 M비트 중에서 다음 두 비트의 피감수와 감수를 각기 한 비트씩 분리연산하여 두 비트의 차값과 한 비트의 빌림수값을 구하는 제2연산수단과, 상기 제2연산수단에서 얻어진 빌림수값에 의해 M비트의 나머지 피감수와 감수를 각기 한 비트씩 분리 연산하여 네 비트의 차값과 한 비트의 빌림수값을 출력하는 제3연산수단으로 구성함을 특징으로 한 조건부 감산기.4. 제3항에 있어서, 제1연산수단은 입력되는 M비트의 피감수 및 감수에서 최하위의 한 비트를 감산하여 두 비트의 빌림수와 두 비트의 차값을 구하는 제1감산기와, 상기 M비트중에서 다음 하위비트의 피감수와 감수를 감산하여 두 비트의 빌림수와 두 비트의 차값을 구하는 제2감산기와, 상기 제1감산기에서 구해진 빌림수값에 의해 상기 제2감산기에서 얻어진 두비트의 빌림수와 차값을 M/2로 구하여 출력하는 제1선택기로 구성함을 특징으로 한 조건부 감산기.5. 제3항에 있어서, 제2연산수단은 상기 M비트중에서 3번째 및 4번째의 피감수와 감수와를 각각 감산하여 각각 두 비트의 빌림수와 두 비트의 차값을 구하는 제3, 제4감산기와, 상기 제3감산기에서 구해진 각각의 두 비트의 빌림수값에 따라 제4감산기에서 구해진 두 비트의 빌림수 및 차값을 각각 M/2로 선택하여 출력하는 제2, 제3선택기와, 상기 제2, 제3 선택기에서 선택되어 얻어진 4비트의 값과 제3감산기에서 얻어진 두 비트의 차값을 제1선택기에서 출력되는 빌림수에 따라 M/2로 선택하여 3비트의 값을 출력하는 제4선택기로 구성함을 특징으로 한 조건부 감산기.6. 제3항에 있어서, 제3연산수단은 입력 M비트중에서 나머니 4비트의 피감수와 감수를 각각 1비트씩 감산하여 각각 두 비트의 빌림수와 차값을 구하는 제5 내지 제8감산기와, 상기 제5감산기로 부터 구해진 두 비트의 빌림수값에 따라 제6감산기에서 구해진 두 비트의 차값과 빌림수를 각각 M/2로 선택하여 출력하는 제5, 제6 선택기와, 상기 제7감산기에서 구해진 두 비트의 빌림수값에 따라 제8감산기에서 구해진 두 비트의 차값과 빌림수값을 각각 M/2로 선택하여 출력하는 제7, 제8 선택기와, 상기 제8선택기에서 구해진 각각의 빌림수값에 따라 상기 제7, 제8선택기에서 각각 두 비트씩 얻어진 차값과 빌림수값에 따라 상기 제7, 제8선택기에서 각각 두 비트씩 얻어진 차값과 빌림수값 및 제7감산기에서 각각 1비트씩 얻어진 차값 및 빌림수값을 M/2로 선택하여 각각 3비트값을 구하는 제9, 제10선택기와, 상기 제4선택기에서 얻어진 빌림수에 의해 제9, 제10선택기에서 각각 3비트씩 얻어진 값과 제5감산기에서 얻어진 두 비트의 차값 및 제7, 제8선택기에서 각각 1비트씩 얻어진 값을 M/2로 선택하여 나머지 비트의 결과값을 구하는 제11선택기로 구성함을 특징으로 한 조건부 감산기.7. 제3항 내지 제6항의 어느 한 항에 있어서, 제1 내지 제8감산기는 입력한 비트의 피감수와 감수를 배타적 논리합하여 차값(DO)을 출력하는 배타적 논리소자와, 상기 배타적 논리합소자의 출력값과 한 비트의 입력 피감수를 논리곱 반전하여 빌림수(B1)값을 출력하는 낸드게이트와, 상기 배타적 논리합소자의 출력값을 반전하여 차값(D1)을 출력하는 인버터와, 상기 배타적 논리합소자의 출력값과 한 비트의 감수값을 논리곱하여 빌림수(BO)를 출력하는 낸드게이트로 구성함을 특징으로 한 조건부 감산기.8. 제4항에 있어서, 제1감산기는 피감수와 감수의 입력 비트가 8비트일 경우에 최하위 한 비트의 감산 결과 값을 구하여 출력하는 것을 특징으로 한 조건부 감산기.9. 제4항에 있어서, 제1선택기는 피감수와 감수의 입력 비트
- 보유기관
- 한국과학기술연구원
- 등록일
- 2001-01-17
상세보기
일반기술
정보 > 컴퓨터 본체
<목적>입력 영상의 특정영역으로 주어진 커널에 대응되는 화소입력과 커널변환함수에 의한 변환값들을 곱하고 누적한 후 병렬처리 하므로써 출력화면의 한 출력화소를 구할 수 있도록 한다. <구성>입력지연부(1-10,11-20,21-30)는 커널화소 발생부로부터 순차적으로입력되는 각각의 입력화소를 소정시간 지연시켜 병렬로 출력한다. 병/직렬변환부(31-40,41-50,51-60)는 분산연산을 위하여 입력지연부로부터 출력된병렬 화소 데이타를 직렬로 변환하여 출력한다. 그러면 메모리부(61-68)는그로부터 출력되는 직렬 화소 데이타를 그 각각의 화소에 정하여진 변환함수에 의해 결정되는 상수값들을 곱하고 더하여 출력한다. 누적부(69-76)는연산된 직렬 화소 데이타를 순차적으로 누적시켜 출력한다. 직/병렬 변환부(77-84)는 누적부의 직렬화소데이타를 병렬로 변환하여 출력한다. 출력지연부(85-92)는 병렬화소데이타를 소정시간 지연시켜 화면에 출력한다.1.영상신호처리 시스템에 있어서, 커널화소 발생부로부터 순차적으로 입력되는 각각의 입력화소를 소정시간 지연시켜 병렬로 출력하는 입력지연부(1-10),(11-20)(21-30)와, 분사연산을 위하여 상기 입력지연부(1-10),(11-20),(21-30)로부터 출력된 병렬 화소데이타를 직렬로 변환하여 출력하는 병렬/직렬변환부(31-40),(41-50),(51-60)와, 상기 병렬/직렬변환부(31-40),(41-50),(51-60)로부터 출력되는 직렬화소데이타를 그 각각의 화소에 정하여진 변환함수에 의해 결정되는 상수값들을 곱하고 더하여 출력하는 메모리부(61-68)와, 상기 메모리부(61-68)로부터 연산된 직렬화소데이타를 순차적으로 누적시켜 출력하는 누적부(69-76)와, 상기 누적부(69-76)의 직렬화소데이타를 병렬로 변환하여 출력하는 직렬/병렬변환부(77-84)와, 상기 직렬/병렬 변환부(77-84)로부터 추력되는 병렬화소데이타를 소정시간 지연시켜 화면에 출력하는 출력지연부(85-92)로서 구성함을 특징으로 한 메모리 지향적 실시간 영상신호 처리시스템.2. 제 1항에 있어서, 상기 입력지연부(1-10)및 병렬/직렬 변환부(31-40)는 상기 커널화소발생부로부터 발생된 8비트의 화소데이타를 순차적으로 래치시키는 입력지연부(1-10)의 래치(la-1h),(2a-2h)--(10a-10h)와, 상기 각 래치(1a-1h),(2a-2h)--(10a-10h)로부터 출력된 화소데이타를 외부의 콜럭펄스에 의해 인에이블되어 선택 출력하는 병렬/직렬 변환부(31-40)의 멀티플랙서(31a-31h),(32a-32h)--(40a-40h)와, 상기 멀티 플렉서로부터 선택된 화소데이타를 직렬로 입력받아 순차적으로 래치한 후 메모리부(61-68)에 직렬로 출력하는 래치(31L1-31L8)(32L1-32L8)---(40L1-40L8)로서 구성함을 특징으로 한 메모리 지향적 실시간 영상신호 처리시스템.3. 제 1항에 있어서, 상기 누적부(69)는 메모리부(61)로부터 출력되는 8비트의 화소데이타를 더하여 출력하는 전가산기(69a-69h)와, 상기 전가산기(69a-69h)의 캐리신호 및 섬신호를 순차적으로 래치시켜 직렬/병렬 변환부(77)로 출력하는 래치(69L1)(69L2)...(69L13)로서 구성함을 특징으로 한 메모리 지향적 실시간 영상신호 처리시스템.4. 제 3항에 있어서, 상기 전가산기(69a)는 클럭단자(CLK)및 입력단자(A-C)로부터 인가되는 클럴신호에 따라 온-오프 스위칭되어 캐리출력단자(Cout)로 캐리신호를 출력하는 캐리발생부(69a1)와, 상기 클럭단자(CLK)(CLK′)및 입력단자(A-C)로부터 인가되는 클럭신호에 따라 온=오프스위칭되어 섬출력단자(Sout)로 섬신호를 출력하는 섬발생부(69a2)로서 구성함을 특징으로 한 메모리 지향적 실시간 영상신호 처리 시스템.
- 보유기관
- 한국과학기술연구원
- 등록일
- 2001-01-17
상세보기
일반기술
정보 > 컴퓨터 본체
본 발명은 저저력, 고성능의 배타적 오아/노아게이트 회로에 관한 것으로, 베타적 오아/노아게이트 회로에 있어서는 전력 소모가 적어야 하고, 동작이 확실한 신뢰성 및 빠른 동작속도를 가져야 하며, 작은 크기의 면적을 갖는 조건들을 만족해야 하나, 종래의 베타적 오아/노아게이트 회로에 있어서는 상기의 조건들을 모두 만족하지 못하였다. 따라서, 노아/낸드게이트를 이용하여 입력신호의 반전상태에 대한 회로가 불필요하고, 출력단의 추가회로가 불필요하며, 어느 공정에 관계없이 동작함과 아울러 두 입력이 모든값에 대해 완전히 동작 즉, 동작전압을 모두 풀스윙(Full Swing)시킴으로써 적은 전력을 갖도록 캐타적 오아/노아게이트 회로를 구성하므로써 상기의 조건들을 모두 만족하고, 이에 따라 저전력과 고성능을 필요로 하는 모든 부분에 적용 응용될 수 있게 한다.1. 제 2, 제 1입력신호를 게이트에 각기 인가받고 그 제1, 제 2입력신호 입력단 및 출력단 사이에 각기 접속된 제 1, 제 2피모스 트랜지스터와, 상기 제1, 제 2입력신호를 노아 조합하는 노아게이트와, 상기 노아게이트의 추력신호를 게이트에 인가받고 상기 출력단 및 접지 사이에 접속된 제 3엔모스 트랜지스터로 구성하여 된 것을 특징으로 하는 배타적 오아게이트회로.2. 제 2, 제 1입력신호를 게이트에 각기 인가받고 출력단 및 그 제 1, 제 2 입력신호 입력단 사이에 각기 접속된 제 1, 제 2 엔모스 트랜지스터와,상기 제 1, 제 2입력신호를 게이트에 각기 인가받고 전원단 및 상기 출력단 사이에 직렬 접속된 제 2, 제 1 피모스 트랜지스터와, 상기 제 1, 제 2 입력신호를 낸드 조합하는 낸드게이트와, 상기 낸드게이트이 출력신호를 게이트에 인가받고 상기 전원단 및 출력단 사이에 접속된 제 3피모스 트랜지스터로 구성하여 된 것을 특징으로 하느 배타적 노아게이트 회로.
- 보유기관
- 한국과학기술연구원
- 등록일
- 2001-01-17
상세보기
일반기술
정보 > 컴퓨터 본체
본 기술은 고속 프로세서인 MPC750 프로세서 기반의 1,000 MIPS 급 고성능 내장형 프로세싱 유닛(MHEPU : MPC750 processor-based High-performance Embedded Processing Unit) 기술에 관한 것으로, 고속의 처리능력을 필요로 하는 정보처리 및 통신 장비에서 시스템 하드웨어 제어기능과 시스템 관리를 포함한 모든 응용 프로그램의 효과적인 수행을 제공하기 위한 내장형 고속 프로세싱 플랫폼과 시스템 하부 구조를 효과적으로 제어하고 실시간 처리를 요하는 대용량의 인터럽트를 유연하게 지원하기 위해서 고성능 RISC 프로세서인 MPC750을 채택하고, 시간 처리와 응용 프로그램 구현의 편이성과 범용성을 제공하기 위하여 현재 가장 많은 시스템에서 사용되고 있는 VxWorks 실시간 OS 채택하여 구성하였다.본 기술은 High Performance System Controller와 고성능 PCI 제어 보드, 고속 Packet/Frame 스위칭 보드, ATM/AAL Controller 등에 활용 가능하며, 고성능 정보 통신 기기의 플랫폼인 내장형 고성능 제어기 설계 기술의 전수를 통한 기업체의 개발 능력 및 개발 기간 단축, 기업체로 하여금 더 높은 차원의 제품 개발로 확장할 수 있는 기술적 발판 제공, 상용 시스템 제어기의 대체를 통한 시스템 최적화 실현, 수입 대체 효과 발생 및 제품 원가 하락 기대등의 효과가 있다.
- 보유기관
- 한국전자통신연구원
- 등록일
- 2001-05-17
상세보기
일반기술
정보 > 컴퓨터 본체
본 기술은 많은 사용자들이 서버가 제공하는 가상 공간의 지역적인 정보를 바탕으로 정보를 저장, 관리하고 상호간 정보 교환을 구현하는 확장성 지역기반 분산 시스템에 관한 것이다. 본 기술의 확장성 지역기반 분산 시스템(ZSCS)은 가상적인 지역을 설정하고 각 사용자들에게 가상 지역내에서 위치를 제공하며 이를 바탕으로 사용자들이 서로 접촉할 수 있도록 하며 가상 지역내에 정보를 저장하고 이를 조회할수 있는 시스템을 말한다 하나의 연속적인 지역을 여러 개의 가상적인 지역으로 나누고 이를 각각의 서버로 분할한다. 서버간의 끊긴 지역에는 중첩지역(Joint Area)를 설정함으로써 사실상 여러대의 서버로 구성되면서도 캐릭터(Actor)들의 움직임이 끊기지 안도록(각각의 다른서버간의 이동인경우 서버를 이동하면서 각각의 Actor들의 움직임이 끊어지는 현상이 발생하는데) 개발한 것이 이 시스템의 주요 특징중의 하나이다. 또한 이렇게 분산시스템으로 구성되는 경우 각 서버간의 통신이 어렵고 서버의 확장시 모든 서버의 수정이 필요하다는 단점들이 존재했었으나 Sun사의 JINI에서 제공되어지는 서비스중 JavaSpace Service를 사용, 이러한 문제점들을 해결한 분산시스템을 구축하였다. 본기술은 Java Space를 사용한 서버확장과 로드밸런스를 쉽게 이용할 수 있고, 서버 확장이 용이하여 통산 사용자의 규모를 증가시킬 수 있다. 또한, 여러대의 분산서버를 이용한 경비를 절감 시킬 수 있고, 각 서버들간의 통신이 가능하고, 실제 사용자들에게 지역적 연속성 및 서버 이동시 중첩지역을 이용한 Actor 움직임의 연속성을 제공할 수 있다. 본 기술에 따른 개발 업체측은 분산서버를 이용하여 비용을 절감할 수 있고, 서버확장의 용이성과 확장을 통한 서버수정으로 인해 서버를 중단시킬 필요가 없다. 그리고, 자바스페이스를 통한 로드밸런스의 용이성과, 동적 서버할당 방식을 통한 대규모 사용자를 수용할 수 있다. Client는 중첩지역의 기능으로 Actor이동의 연속성이 있고, 사용에 있어 여러 개의 다양한 지역을 연속적으로 이동이 가능하며, 사용자가 늘어나도 동적서버와 로드밸러스로 인해 사용의 어려움 감소시킬 수 있다.
- 보유기관
- 비트컴퓨터
- 등록일
- 2001-05-11
상세보기
일반기술
정보 > 컴퓨터 본체
본 기술은 SUN co.에서 제공하는 EJB 스펙에 따라 고효율, 저비용의 EJB(Enterprise Java Beans) 서버를 구현하는자바 인텔리전트 웹 어플리케이션 서버에 관한 것이다.현재까지의 상용 Application Server를 보면 그 가격이 매우 고가(高價)여서 기업에서 구축할 때 매우 곤란함을 겪고 있는 것이 사실이다. 또한 숙련된 개발자의 부족과 복잡한 사용법으로 활용도가 떨어지고 있는 문제점이 있었다. 지금은, e-business 및 인터넷환경이 발전함에 따라 인터넷 접속자수는 해마다 증가하고 사이트도 점차 대형화되어 갈 뿐 아니라 그 영역도 넓어지고 있다. 변화하는 환경에 따라 기업들은 대용량 트랜젝션 및 복잡한 비즈니스 업무를 보다 안정적이고 빠르게 처리하기 위한 방안으로 다계층(Multi-Tier) 분산개발환경을 구축해 나가고 있으며, 이러한 환경에서 통합서비스를 지원하는 것이 바로 Application Server이다. 따라서, SUN co.에서 제공하는 EJB 스펙에 따라 고효율, 저비용의 EJB(Enterprise Java Beans) 서버를 구현할 수 있다. 본 기술에 따른 프로젝트에서는 개발자들에게 편리하고 쉽도록 자동화된 DeployTool과 Deploy된 Component를 바로 테스해 볼 수 있도록 자동으로 테스트 프로그램이 생성됨으로써 서버관리를 쉽게 할 수 있도록 하고, EJB 스펙을 지원함으로써 통합 어플리케이션 서버를 구현할 수 있다. 본 기술은 다른 언어로 구현된 Client가 CORBA를 통해 분산객체가 사용가능하고, 데이터베이스에 일관성 있는 데이터만이 생성된다. 또한, 분산객체를 서버에 등록하는 편리한 Deploytool을 제공해주며, Remote/Home 자동생성 기능이 있다. 그리고, 서버에 등록된 Component를 테스트해 주는 테스터기 장착 및 Web Component에 다양한 Web Server(Apache,Tomcat,Resin,IIS)사용이 가능하다. 본 기술의 개발자는 Automation Deploy 기능 구현으로 개발자/서버관리자 편리성을 도모할 수 있고, 테스터기를 통해 클라이언트 프로그램작성 없이 컴포넌트를 테스트할 수 있다. 그리고, 시스템자원 최소화로 높은 고효율성 도모할 수 있고, 개발시 컴포넌트 활용으로 개발생산성을 향상 시킨다. 본 기술의 기업 및 교육기관은, 저렴한 비용으로 고효율, 고안정성의 Application Server 구축할 수 있으며, 중소규모의 어플리케이션 서버 구축 및 교육용 서버로 매우 적합하다. 그리고, 대용량 서비스 제공가능이 가능하다. 본 기술의 사용자는, 빠르고, 안정하고, 신뢰성 높은 서비스를 향유할 수 있다.
- 보유기관
- 비트컴퓨터
- 등록일
- 2001-05-11
상세보기