산업기술 통합검색
본 기술은 전자장치에 의한 이동물체의 식별 기술을 자동차관리, 건물관리, 켄터이상장관리 등 그 응용범위가 매우 넓을 것으로 예측하고 이동형 RF ID Tag를 사용한 자동화로 비용절감과 효과적인 관리가 가능할 것으로 본다. 본 기술은 마이크로파 통신기술, 아날로그 신호처리기술 , 데이터처리기술 및 전송기술 , 데이터 통계회 기술(PC용)에 쓰인다. RF ID Tag의 전원 또는 무전원사용이 가능하다는 장점이 있으나 분야별 응용관리프로그램 확장이 필요하다.본 기술은 자동차 관리 분야, 공장자동화 분야,움직이는 물체(항공기/배/자동차 등)에 부착하여 이동물체의 식별후 데이터처리를 요구하는 분야에 적용이 가능하다.-교통량이 많은 지역의 방대한 자료처리로 운전자에게 질 좋은 서비스 제공할 수 있을것으로 본다.
RFID는 고유정보가 들어있는 소형 반도체칩을 물품에 부착하고 무선주파수로 정보를 전송하여 이를 인식하는 비접촉식 인식시스템이다.종래기술에 따른 RFID Tag는 단순한 라벨과 같이 부착제를 개재한 상태에서 사용처 표면에 고정되는 결합구조를 갖고 있기 때문에, 태그 패키지에서 접착제 부위를 제거하는 것이 매우 어렵고, 재사용이나 재활용이 어려운 단점이 있음. 이 기술은 이러한 문제점을 해결하고 탭부위와 국부적 접착제 배열 및 파단선 형상을 구비하여 사용이 간편하고 재사용이 가능하며 탈부착이 용이한 RFID Tag를 제조할 수 있음.- 인쇄가능한 재질을 포함하여 서로 다른 재질의 박판으로 태그 패키지를 형성하고 있으므로, 별도의 라벨을 구비하지 않고도 바코드, 글자, 숫자, 이미지 등이 태그 패키지 표면에 직접 인쇄할 수 있음.- 파단선과 탭부위를 구비하여 용이하게 라벨 시트를 절취한 후, 라벨시트에 구속되어 있던 태그 패키지를 분리시킬 수 있어서 사용이 매우 편리함.- 캐그 패키지의 저면에 RF신호, 전자파, 자기장 차단물질로 이루어진 미세분말을 코팅 또는 라미네이팅하고 있음으로써, RF신호의 반사 영향이 큰 금속 표면등에 라벨 형식으로 부착 사용할 수 있음.
본 발명은 주파수 분주기에 관한 것으로서, 특히 입력 클럭 주파수의 분주할 비율을 프로그래밍 가능한 주파수 분주기를 구성하는 플립플롭의 구성을 단순화시켜 동작 속도를 높이기 위한 프로그램 가능한 고속의 주파수 분주기에 관한 것이다.; 본 발명에 의하면 주파수 분주기를 구성하는 계수기의 플립플롭 중에서 최하위 유효자리의 플립플롭을 포함하는 하위 유효자리의 플립플롭의 구조를 단순화시킴으로써, 계수기의 동작 속도를 빠르게 향상시켜 주파수 분주기에서 분주할 수 있는 입력 클럭의 주파수의 한계를 높일 수 있는 효과가 있다 프로그램 가능한 주파수 분주기에 있어서, 최하위 유효자리의 플립플롭의 클럭단자에 분주하고자 하는 클럭을 인가하고, 상기 최하위 유효자리의 플립플롭의 출력단자를 한 비트 상위 유효자리의 플립플롭의 클럭단자에 연결하는 방법으로 순차적으로 최상위 유효자리의 플립플롭의 클럭단자와 연결하고, 상기 최하위 유효자리의 플립플롭은 셋단자 및 리셋단자를 오픈하고, 제어신호 및 상기 플립플롭들의 출력신호를 논리 연산한 값으로 입력단자에 인가하며, 상기 최하위 플립플롭을 제외한 플립플롭들은 각각 셋신호 또는 리셋신호에 의하여 분주 비율에 상응하는 주기로 초기화되는 계수기; 및 상기 계수기를 구성하는 플립플롭들의 출력값을 입력하여, 소정의 논리 게이트 회로의 구성에 의하여 상기 계수기의 카운팅 값에 상응하는 제어신호 및 상기 분주 비율에 상응하는 주기로 상기 계수기를 구성하는 플립플롭들을 초기화시키는 셋신호 및 리셋신호를 발생시키는 제어회로를 포함함을 특징으로 하는 프로그램 가능한 고속의 주파수 분주기.
본 발명은 온-칩 캐패시터에 충전된 전하를 이용하여 스위칭 노이즈를 감쇄시키는 온-칩 캐패시터를 이용한 CMOS 풀스윙 출력구동회로에 관한 것이다.; 본 발명에 따른 온-칩 캐패시터를 이용한 CMOS 풀스윙 출력구동회로는, 입력신호를 입력받아 상기 입력신호에 반전되지 않은 제1 구동신호 및 상기 입력신호에 반전된 제2 구동신호를 발생하는 입력수단; 상기 입력수단에서 제공되는 제1 구동신호 및 제2 구동신호를 입력으로 하여 캐패시터를 충전하거나 방전하는 캐패시터 충전방전수단; 및 상기 입력수단에서 제공되는 제1 구동신호를 입력받고, 상기 캐패시터 충전방전수단으로부터 캐패시터에 충전된 전하를 입력받아 그 출력단자에 출력신호를 출력하는 메인 구동수단;을 구비하는 것을 특징으로 한다. 따라서, 본 발명의 온-칩 캐패시터를 이용한 CMOS 풀스윙 출력구동회로는 온-칩 캐패시터에 충전된 전하를 이용하여 스위칭시간을 단축하면서 스위칭노이즈도 감소시키며, 종래의 2차 LRC 등가회로가 아닌 3차 이상의 고차 LRC 등가회로를 제공함으로써 LRC ringing에 의한 overshoot를 감소시키고 고속동작이 가능하다. CMOS 풀스윙 출력구동회로에 있어서, 입력신호를 입력받아 상기 입력신호에 반전되지 않은 제1 구동신호 및 상기 입력신호에 반전된 제2 구동신호를 발생하는 입력수단; 상기 입력수단에서 제공되는 제1 구동신호 및 제2 구동신호를 입력으로 하여 캐패시터를 충전하거나 방전하는 캐패시터 충전방전수단 으로서, 상기 캐패시터 충전방전수단은 제1 및 제2 PMOS 트랜지스터, 제1 및 제2 NMOS 트랜지스터와 제1 및 제2 캐패시터를 포함하고, 상기 제1 PMOS 트랜지스터의 게이트와 상기 제1 NMOS 트랜지스터의 게이트가 공통으로 접속되어 상기 입력수단에서 제공되는 제1 구동신호를 입력받고, 상기 제2 PMOS 트랜지스터의 게이트와 상기 제2 NMOS 트랜지스터의 게이트가 공통으로 접속되어 상기 입력수단에서 제공되는 제2 구동신호를 입력받으며, 상기 제2 PMOS 트랜지스터의 소스에는 상기 제2 캐패시터에 접속되어 전원전압에 접속되고, 상기 제2 PMOS 트랜지스터의 드레인 및 상기 제1 PMOS 트랜지스터의 소스가 공통으로 접속되어 상기 제1 캐패시터에 접속되며, 상기 제1 PMOS 트랜지스터의 드레인 및 상기 제1 NMOS 트랜지스터의 드레인이 공통으로 접속되어 출력단자에 접속되고, 상기 제1 NMOS 트랜지스터의 소스 및 상기 제2 NMOS 트랜지스터의 드레인이 공통으로 접속되어 상기 제2 캐패시터에 접속되며, 상기 제2 NMOS 트랜지스터의 소스는 상기 제1 캐패시터에 접속되어 접지전압에 접속되는 캐패시터 충전방전수단 ; 및 상기 입력수단에서 제공되는 제1 구동신호를 입력받고, 상기 캐패시터 충전방전수단으로부터 캐패시터에 충전된 전하를 입력받아 그 출력단자에 출력신호를 출력하는 메인 구동수단;을 구비하는 것을 특징으로 하는 온-칩 캐패시터를 이용한 CMOS 풀스윙 출력구동회로.
본 발명은 룩어헤드 디시젼 피드백 이퀄라이징 기법을 이용한 수신기에 관한 것으로, 입력데이터의 판정 결과로 나올 복수의 신호를 미리 입력받아 판정 결과 신호별로 외부입력데이터의 고주파 성분을 증폭하여 출력하는 이퀄라이징 블록과, 외부입력데이터에 동기된 외부입력클록을 인가 받아 샘플링 클록의 위치 조정값이 반영된 복수의 샘플링 클록을 출력하는 클록 합성기와, 샘플링 클록의 위상에 동기되어 판정 결과 신호별로 이퀄라이징 블록의 출력을 오버 샘플링하여 출력하는 오버 샘플러와, 피드백된 이전 입력데이터의 판정 결과 신호에 따라 오버 샘플러의 출력 신호 중에서 해당 판정 결과 신호의 데이터를 선택하여 출력하는 막스 블록과, 막스 블록의 출력 데이터에 의거하여 샘플링 클록의 위치 조정값을 판정하는 위상 판정기를 포함하고, 룩어헤드 디시젼 피드백 이퀄라이징 기법을 이용하여 고주파 성분의 감쇠를 보상하여 수신 신호의 시간 마진과 전압 마진을 증가시키는 작용의 고속 구현이 가능하며, 고주파 성분 감쇠를 보상한 결과 신호를 오버 샘플링하여 그 결과로 적절한 클록의 샘플 타이밍을 추출해 냄으로써 전송 채널의 고주파 신호 성분 감쇠를 극복하고, 클록과 데이터의 지연시간 차이를 극복하면서 고속 동작이 가능한 이점이 있다. 입력데이터의 판정 결과로 나올 복수의 신호를 미리 입력받아 상기 판정 결과 신호별로 외부입력데이터의 고주파 성분을 증폭하여 출력하는 이퀄라이징 블록과, 상기 외부입력데이터에 동기된 외부입력클록을 인가 받아 샘플링 클록의 위치 조정값이 반영된 복수의 샘플링 클록을 출력하는 클록 합성기와, 상기 샘플링 클록의 위상에 동기되어 상기 판정 결과 신호별로 상기 이퀄라이징 블록의 출력을 오버 샘플링하여 출력하는 오버 샘플러와, 피드백된 이전 입력데이터의 판정 결과 신호에 따라 상기 오버 샘플러의 출력 신호 중에서 해당 판정 결과 신호의 데이터를 선택하여 출력하는 막스(MUX) 블록과, 상기 막스 블록의 출력 데이터에 의거하여 상기 샘플링 클록의 위치 조정값을 판정하는 위상 판정기를 포함하는 룩어헤드 디시젼 피드백 이퀄라이징 기법을 이용한 수신기.
본 발명은 위상 고정 루프(PLL; Phase Locked Loop)에 있어서 락(lock) 상태의 동작상태에는 영향이 없으면서 빠른 락 타임을 가지는 적응 루프 위상폭(adaptive loop bandwidth) 기법으로 위상 차이를 판단하기 위해 디글리치(deglitch) 회로를 사용한 빠른 락타임을 가지는 디글리치 회로를 사용한 적응 대역폭 위상 고정 루프 회로에 관한 것이다. ; 이를 위한 본 발명은, 소정의 입력 클럭신호를 인가받는 위상 주파수 비교기 및 전압제어 발진기를 포함하는 적응 대역폭 위상 고정 루프에 있어서, 상기 위상 주파수 비교기의 업(up) 신호와 다운(down) 신호를 직접 인가받는 제1 전하펌프와; 상기 위상 주파수 비교기의 업 신호와 다운 신호를 각각 인가받아 주파수 위상 차이의 정도를 알아내기 위한 신호를 발생시키는 업신호 디글리치(deglitch) 회로와 다운신호 디글리치 회로와; 상기 업신호 디글리치 회로와 다운신호 디글리치 회로에서 각각 출력되는 신호를 인가받으며 그 출력단은 상기 제1 전하펌프의 출력단과 공통으로 접속되는 제2 전하펌프와; 상기 전압제어 발진기와 상기 전하펌프 사이에 개재되어 상기 각 전하펌프의 출력 신호에 포함된 불필요 신호를 제거하며 루프를 안정하게 만드는 루프 필터 회로를 포함하여 된 것을 특징으로 한다. 소정의 입력 클럭신호를 인가받는 위상 주파수 비교기 및 전압제어 발진기를 포함하는 적응 대역폭 위상 고정 루프에 있어서, 상기 위상 주파수 비교기의 업 신호와 다운 신호를 직접 인가받는 제1 전하펌프; 상기 위상 주파수 비교기의 업 신호와 다운 신호를 각각 인가받아 주파수 위상 차이의 정도를 알아내기 위한 신호를 발생시키는 업신호 디글리치(deglitch) 회로와 다운신호 디글리치 회로; 상기 업신호 디글리치 회로와 다운신호 디글리치 회로에서 각각 출력되는 신호를 인가받으며 그 출력단은 상기 제1 전하펌프의 출력단과 공통으로 접속되는 제2 전하펌프; 상기 전압제어 발진기와 상기 전하펌프 사이에 개재되어 상기 각 전하펌프의 출력 신호에 포함된 불필요 신호를 제거하고 루프를 안정하게 만들기 위한 루프 필터 회로를 포함하고, 상기 제2 전하펌프는 상기 각 디글리치 회로의 출력 신호를 사용하여 구동하도록 되고, 상기 제1 전하펌프와 제2 전하펌프가 상기 루프 필터를 구동하도록 된 것을 특징으로 하는 적응 대역폭 위상 고정 루프.
본 발명은 전압 레벨이 제어된 부트스트랩 회로를 이용하여 외부의 환경 변화에 상관없이 일정한 전압 구동을 유지하게 함으로써 종래 회로에 비해 기생 성분을 줄여 입출력 속도를 높일 수 있고 전력 소모와 회로의 면적을 줄일 수 있는 전압 레벨 제어 부트스트랩 회로를 이용한 외부 구동회로에 관한 것이다. ; 이를 위한 본 발명은, 오픈 드레인 트랜지스터형 외부 구동회로에 있어서, 소정의 입력 데이터와 기준전압을 입력받고 상기 오픈 드레인 트랜지스터의 출력 전압을 피드백 입력받아 이들의 전압 레벨을 검출하여 소정의 제어전압을 출력하는 레벨 검출수단과; 상기 레벨 검출수단에서 출력되는 제어전압을 버퍼링하여 출력하기 위한 버퍼수단과; 상기 레벨 검출수단에 입력되는 상기 입력 데이터와 상기 버퍼수단에서 출력된 상기 제어전압을 입력받아 전압 레벨이 제어된 구동신호를 상기 오픈 드레인 트랜지스터의 게이트에 인가하는 부트스트랩 회로수단을 포함하여 된 것을 특징으로 한다. 오픈 드레인 트랜지스터형 외부 구동회로에 있어서, 소정의 입력 데이터와 기준전압을 입력받고 상기 오픈 드레인 트랜지스터의 출력 전압을 피드백 입력받아 이들의 전압 레벨을 검출하여 소정의 제어전압을 출력하는 레벨 검출수단; 상기 레벨 검출수단에서 출력되는 제어전압을 버퍼링하여 출력하기 위한 버퍼수단; 상기 레벨 검출수단에 입력되는 상기 입력 데이터와 상기 버퍼수단에서 출력된 상기 제어전압을 입력받아 전압 레벨이 제어된 구동신호를 상기 오픈 드레인 트랜지스터의 게이트에 인가하는 부트스트랩 회로수단을 포함하고, 상기 레벨 검출수단은, 상기 기준전압과 상기 오픈 드레인 트랜지스터의 출력전압을 입력받고 소정의 클록신호를 반전 입력받아 양(+), 부(-) 출력신호를 출력하는 비교기; 상기 비교기의 양, 부 출력신호를 각각 입력받으며 상기 데이터 신호를 입력받아 각각 업(up) 신호와 다운(down) 신호를 출력하는 2개의 AND 게이트; 상기 AND 게이트들에서 각각 업 신호와 다운 신호를 입력받아 소정의 커패시터에 차지 펌프(charge pump)하는 차지 펌프수단; 상기 차지 펌프수단에 의해 차지 펌프되는 커패시터를 포함하여 이루어지는 것을 특징으로 하는 전압 레벨 제어 부트스트랩 회로를 이용한 외부 구동회로.
본 발명은 다중 위상 클럭의 듀티 사이클 보정 방법에 디지털적 보정 방법을 도입함으로써 시스템의 전력 절전 상태에서도 클럭의 듀티 사이클 보정 정보가 기억되며, 클럭의 듀티 사이클 보정 과정에서 클럭의 위상 정보가 일정하게 유지됨으로 다중 위상 클럭에 대한 보정이 가능하게 된 다중 위상 클럭을 위한 디지털 듀티 사이클 보정 회로 및 그 방법에 관한 것이다. 한편, 본 발명은 클럭 듀티 사이클 보정 과정에서 클럭의 상승부(clock rising edge) 정보 만을 이용함으로 입력 클럭의 듀티 사이클에 거의 영향을 받지 않도록 된 다중 위상 클럭을 위한 디지털 듀티 사이클 보정 회로 및 그 방법에 관한 것이다. ; 이를 위한 본 발명은 분기(shunt) 캐패시터 인버터 형태로 구성된 클럭 지연 수단; 클럭 상승부 발생 회로 그리고 클럭 하강부 발생 회로로 구성된 클럭 발생 수단; 및 적분기, 비교기, 카운트/레지스터로 구성된 클럭의 디지털 듀티 사이클 검출 수단;를 포함하는 것을 특징으로 한다. 듀티 사이클 보정회로에 있어서, 입력되는 클럭의 상승부를 검출하고, 듀티 사이클 보정 클럭의 상승부를 발생시키는 클럭 상승부 발생 수단; 입력되는 클럭의 위상이 180° 변환된 클럭의 상승부를 검출하고 이 정보로 부터 듀티 사이클 보정 클럭의 하강부를 발생시키는 클럭 하강부 발생 수단; 및 입력되는 클럭의 위상을 180°변환시켜 상기 클럭 하강부 발생 수단에 입력시키는 클럭 지연 수단;을 포함하는 것을 특징으로 하는 디지털 듀티 사이클 보정회로.
본 발명은 3개의 데이터를 4개의 신호선에 차동적으로 전송하는 4개 신호선을 이용한 3개 데이터의 전류모드 차동 전송 방법 및 시스템에 관한 것이다. ; 이를 위한 본 발명은, 소정의 데이터를 신호선에 차동적으로 전송하는 방법에 있어서, 4개의 신호선을 2개의 신호선 쌍(1a, 1b)(2a, 2b)으로 나누고 각 신호선 쌍에 한개씩의 데이터(첫번째 데이터, 두번째 데이터)를 각각 차동 방식으로 전송하는 단계; 다른 1개의 데이터(세번째 데이터)를 상기 두 신호선 쌍(1a, 1b)(2a, 2b)의 공통모드 전류를 각각 차동적으로 변동시켜 전송하는 단계;를 포함하는 것을 특징으로 한다. 소정의 데이터를 신호선에 차동적으로 전송하는 방법에 있어서, 4개의 신호선을 2개의 신호선 쌍(1a, 1b)(2a, 2b)으로 나누고 각 신호선 쌍에 한개씩의 데이터(첫번째 데이터, 두번째 데이터)를 각각 차동 방식으로 전송하는 단계; 다른 1개의 데이터(세번째 데이터)를 상기 두 신호선 쌍(1a, 1b)(2a, 2b)의 공통모드 전류를 각각 차동적으로 변동시켜 전송하는 단계;를 포함하고, 상기 세번째 데이터에 따라 상기 각 신호선 쌍(1a, 1b)(2a, 2b)의 신호 변동 구간이 달라지고, 상기 세번째 데이터가 1이면, 상기 첫번째 데이터의 신호선 쌍(1a, 1b)은 0 ~ I(I는 소정의 전류량)의 변동구간을 가지고, 상기 두번째 데이터의 신호선 쌍(2a, 2b)은 -I ~ 0의 변동구간을 가지고, 상기 세번째 데이터가 0이면, 상기 첫번째 데이터의 신호선 쌍(1a, 1b)은 -I ~ 0의 변동구간을 가지고, 상기 두번째 데이터의 신호선 쌍(2a, 2b)은 0 ~ I의 변동구간을 가지는 것을 특징으로 하는 4개 신호선을 이용한 3개 데이터의 전류모드 차동 전송 방법.
본 발명은 펄스 폭 제어 과정에서 입력 신호의 위상 정보를 일정하게 유지시키고, 디지털 방식을 이용하여 보정하는 펄스 폭 제어 루프 회로에 관한 것이다.; 본 발명에 의한 디지털 방식의 펄스 폭 제어 루프 회로는 입력 클럭 신호(ck_A)의 펄스 폭을 조절하면서 클럭 신호를 발생시키는 클럭 발생기; 상기 클럭 발생기로부터 출력된 클럭 신호(ck_C)와 출력 구동 클럭(clk_out) 사이에 위치하여 출력에 큰 커패시터 부하를 구동시키는 클럭 구동부; 상기 입력 클럭 신호(ck_A)와 상기 출력 구동 클럭 신호(clk_out)의 펄스 폭 정보를 각각 측정하고 비교하여 이를 디지털 코드로 변환하여 펄스 폭 정보를 출력하는 펄스 폭 비교기; 및 상기 입력 클럭 신호(ck_A)와 상기 출력 구동 클럭 신호(clk_out)의 펄스 폭이 동일해 지도록 상기 입력 클럭 신호(ck_A)보다 소정시간 지연된 클럭 신호(ck_B)를 출력하는 클럭 지연 블록;을 포함하고, 상기 펄스 폭 비교기의 디지털 코드에 의해 상기 클럭 지연 블록을 제어하는 것을 특징으로 한다.; 본 발명에 의하면, 펄스 폭의 보정 과정에서 입력 신호에 대해 출력 구동신호의 위상 정보가 변하지 않으며, 펄스 폭 제어 루프는 디지털 방식으로 제어함으로 루프의 안정성 문제를 쉽게 해결 가능하고, 전력 절전 상태에서도 펄스 폭의 정보를 기억 가능하도록 한다. 펄스 폭 제어 과정에서 입력 신호의 위상 정보를 일정하게 유지시키고, 디지털 방식을 이용하여 보정하는 펄스 폭 제어 루프 회로에 있어서, 입력 클럭 신호(ck_A)의 펄스 폭을 조절하면서 클럭 신호를 발생시키는 클럭 발생기; 상기 클럭 발생기로부터 출력된 클럭 신호(ck_C)와 출력 구동 클럭(clk_out) 사이에 위치하여 출력에 큰 커패시터 부하를 구동시키는 클럭 구동부; 상기 입력 클럭 신호(ck_A)와 상기 출력 구동 클럭 신호(clk_out)의 펄스 폭 정보를 각각 측정하고 비교하여 이를 디지털 코드로 변환하여 펄스 폭 정보를 출력하는 펄스 폭 비교기; 및 상기 입력 클럭 신호(ck_A)와 상기 출력 구동 클럭 신호(clk_out)의 펄스 폭이 동일해 지도록 상기 입력 클럭 신호(ck_A)보다 소정시간 지연된 클럭 신호(ck_B)를 출력하는 클럭 지연 블록;을 포함하고, 상기 펄스 폭 비교기의 디지털 코드에 의해 상기 클럭 지연 블록을 제어하는 것을 특징으로 하는 디지털 방식의 펄스 폭 제어 루프 회로.
본 발명은 다중 위상 클럭의 듀티 사이클(duty cycle)을 보상하기 위한 디지털 회로에 관한 것이다.; 본 발명에 의한 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로는 주기 T인 클럭(Cin)을 입력으로 받아들여서 주기 2T인 기준 클럭(Cref)을 생성하는 토글 플립플롭; 상기 주기 2T의 기준클럭(Cref)을 입력으로 받아들여서 다시 주기 T의 클럭(CoutP)을 생성하는 듀티 보정회로; 상기 출력 클럭(CoutP)의 듀티 에러 양을 측정하여, 듀티 사이클이 50%가 되는 방향으로 디지털 코드 값 DLY를 생성하는 듀티 검출회로; 및 상기 출력 클럭(CoutP)의 상승 에지가 듀티 사이클 보정작용에 상관없이 항상 일정하게 고정되도록 상기 출력 클럭(CoutP)의 위상을 180ㅀ반전시키는 위상 반전기;를 포함함을 특징으로 한다.; 본 발명에 의하면, 넓은 범위의 입력 듀티 왜곡에 대해서 듀티 사이클 보정이 가능하며 또한, 디지털 방식으로 듀티 양을 제어하므로 최대범위 내에서 입력 듀티 에러 양에 무관하게 출력 클럭의 듀티 사이클이 보정된다. 제 1 클럭 주기를 갖는 신호를 입력으로 하여 상기 제 1 클럭 주기의 두 배인 주기를 갖는 기준 신호를 생성하는 플립플롭; 상기 기준 신호로부터 상기 기준신호 주기의 반인 제 2 클럭 주기를 갖는 신호를 생성하는 듀티 보정회로; 상기 제 2 클럭 주기 신호의 듀티 에러 양을 측정하여, 상기 제 2 클럭 주기 신호의 듀티 사이클이 50%가 되도록 제어하는 디지털 코드 값을 생성하는 듀티 검출회로; 및 상기 제 2 클럭 주기 신호의 상승 에지가 듀티 사이클 보정작용에 상관없이 항상 일정하게 고정되도록 상기 제 2 클럭 주기 신호의 위상을 180°반전시키는 위상 반전기;를 포함함을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로.
본 발명은 버스트 모드에서 전송 데이터로부터 클럭 정보 및 데이터 정보를 추출하는 클럭 데이터 복원회로에 관한 것이다.; 본 발명에 의한 버스트 모드(burst-mode) 클럭 데이터 복원장치는 클럭에 동기된 데이터 처리를 위하여 전송데이터로부터 클럭 정보 및 데이터 정보를 추출하는 버스트 모드(Burst-mode) 클럭 데이터 복원회로(Clock Data Recovery: CDR)에 있어서, 입력데이터의 천이가 발생하게 되면, 클럭주기의 반주기마다 반전신호(Dco)를 생성하고 연속되는 DC입력에 대해서는 상기 반전신호(Dco)는 'High' 값을 유지하는 데이터율 보정회로; 상기 데이터율 보정회로와 직렬로 연결되어 상기 반전신호(Dco)에 의해 동작이 제어되는 게이티드-전압제어발진기(GVCO); 및 상기 반전신호(Dco)로부터 입력데이터율을 검출한 후, 소정비트의 디지털 코드 값을 조정하여 상기 데이터율 보정회로의 지연소자와 상기 게이티드-전압제어발진기(GVCO)의 동작주파수가 입력데이터율과 같아지도록 제어하는 데이터율 검출회로;를 포함하고, 상기 게이티드-전압제어발진기(GVCO), 상기 데이터율 보정회로의 지연소자 및 상기 데이터율 검출회로는 PLL(phase locked loop) 루프로부터 출력되는 제어전압(Vcont)를 인가 받는 것을 특징으로 한다. 클럭에 동기된 데이터 처리를 위하여 전송데이터로부터 클럭 정보 및 데이터 정보를 추출하는 버스트 모드(Burst-mode) 클럭 데이터 복원회로(Clock Data Recovery: CDR)에 있어서, 입력데이터의 천이가 발생하게 되면, 상기 클럭의 반주기마다 반전신호(Dco)를 생성하고 연속되는 DC입력에 대해서는 상기 반전신호(Dco)는 'High' 값을 유지하는 데이터율 보정회로; 상기 데이터율 보정회로와 직렬로 연결되어 상기 반전신호(Dco)에 의해 동작이 제어되는 제 1게이티드-전압제어발진기(GVCO); 및 상기 반전신호(Dco)로부터 입력데이터율을 검출한 후, 소정비트의 디지털 코드 값을 조정하여 상기 데이터율 보정회로의 지연소자와 상기 게이티드-전압제어발진기(GVCO)의 동작주파수가 입력데이터율과 같아지도록 제어하는 데이터율 검출회로;를 포함하고, 상기 제 1게이티드-전압제어발진기(GVCO), 상기 데이터율 보정회로의 지연소자 및 상기 데이터율 검출회로는 PLL(phase locked loop)로부터 출력되는 제어전압(Vcont)를 인가 받는 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치.
본 발명은 무한의 위상 이동 기능을 가지는 전압 제어 지연 라인(VCDL)을 기반으로 하는 듀얼 루프 DLL에 대하여 개시된다. 본 발명은 적은 클럭 지터를 위해 아날로그 전압으로 조절되는 VCDL(voltage controlled delay line)을 사용한다. 듀얼 루프 DLL은 외부 클럭에 동기되는 내부 클럭 신호를 발생하기 위하여, 기준 클럭을 수신하여 45° 위상 차를 갖는 다수개의 위상 클럭 신호들을 발생하는 레퍼런스 DLL과, 내부 클럭 신호와 외부 클럭과의 위상 차가 90° 보다 작은 위상 차를 갖도록 다수개의 위상 클럭 신호들 중에서 어느 하나를 선택하고 제1 내지 제3 디지털 코드를 발생하는 코얼스 루프와, 그리고 제1 내지 제3 디지털 코드들에 응답하여 다수개의 위상 클럭 신호들 중에서 두 개를 선택하여 내부 클럭 신호를 외부 클럭에 동기시키는 파인 루프를 포함한다. 외부 클럭에 동기되는 내부 클럭 신호를 발생하는 듀얼 루프 DLL에 있어서, 기준 클럭을 수신하여 각각 제1 위상 차를 갖는 다수 개의 위상 클럭 신호들을 발생하는 레퍼런스 DLL; 상기 내부 클럭신호와 상기 외부 클럭 사이의 위상차가 제2위상차 보다 작게 되도록 상기 다수 개의 위상 클럭 신호들 중에서 어느 하나를 선택하는데 사용되는 제1디지털코드 및 제2디지털코드와 상기 제1디지털코드에 의하여 선택된 위상 클럭 신호에 비하여 상기 제1위상차만큼 빠르거나 늦은 위상 클럭신호를 선택하는데 사용되는 제3디지털코드를 발생하는 코얼스 루프; 및 상기 제1디지털코드 및 제3디지털코드에 응답하여 상기 다수 개의 위상 클럭 신호들 중에서 두 개를 선택하며, 상기 제2디지털코드에 응답하여 상기 선택된 2개의 위상클럭신호들의 진행경로를 선택하게 하여 상기 내부클럭신호를 상기 외부클럭에 동기시키는 파인 루프를 구비하는 것을 특징으로 하는 듀얼 루프 DLL.
디지털 보정을 사용해 수신기의 오프셋 전압을 제거하고, 데이터와 클록 사이의 스큐를 제거하고, 등화 계수 설정을 통해 채널 간 간섭을 제거하는 등화 수신기가 개시된다. 본 발명에 따른 등화 수신기는 데이터를 전송하기 전에 초기 설정 모드에서 송신단에서 보낸 특정 데이터 패턴의 수신단 입력값을 샘플하여 현재와 이전의 데이터를 비교하여 등화 계수를 설정한다. 디지털 보상 기능을 갖는 반도체 메모리의 수신 장치에 있어서, 데이터 전송 속도보다 n 배 큰 주기를 갖는 외부 클록 신호를 입력받고, 360°/n 의 위상 차를 가지고 데이터 변화 구간의 중앙에 내부 클록의 천이부가 위치하는 n 개의 상기 내부 클록을 생성하는 클록 생성부; 초기 설정 모드에서 오프셋 상수를 결정하고, 송신단에서 보낸 특정 데이터 패턴의 수신단 입력값을 샘플하여 현재와 이전 데이터를 비교하여 등화 계수를 결정하고, 외부에서 입력되는 데이터 신호 및 상기 클록 생성부로부터 상기 n 개의 내부 클록 신호를 입력받고, 상기 결정된 등화 계수와 상기 오프셋 상수에 따라 상기 데이터 신호에 대한 디지털 보상을 하는 등화 수신부; 상기 등화 수신부의 출력 신호에 응답하여 상기 클록 생성부의 위상 변경 값을 조절하는 제1 제어 신호 및 상기 등화 수신부의 등화 계수를 조절하는 제2 제어 신호 및 오프셋을 조절하기 위한 제3 제어 신호를 생성하는 FSM 부; 및 상기 제1, 제2 및 제3 제어 신호를 상기 FSM 부로부터 입력받고 저장하기 위한 레지스터를 포함하는 것을 특징으로 하는 수신 장치.
1. 기술의 개요 목적 : 본 기술은 병원등의 의료공간에서 미약한 전파에 의한 무선 네트워크를 이용하여, 피검자의 신체에 부착되는 각종 생체신호 수집용 센서로부터 수집된 데이터를 모아서 제어용 상위장치에 전송할 수 있도록 개발한 의료용 정보송수신 시스템 기술임. 구성 : 크게 2개의 모듈로 구성 이동모듈 - 피검자의 신체정보 수집하는 센서, FRAM, RF 통신모듈, 앞의 모듈을 제어할 수 있는 제어 CPU 고정모듈 - RF 통신모듈, FRAM, 송수신부, 앞의 모듈을 제어할 수 있는 제어 CPU 효과 : - 무선오프라인 상태에서 센서에 의하여 피검자의 신체정보를 수집하여 1차 저장하고, 무선 온라인 상태에서 이 정보를 2차 저장하여 유선 온라인 상태에서 이 정보를 상위 장치에 전송. - 상기 무선온라인 상태는 무선 통신 신호의 세기를 이용하며, 양 통신 모듈이 소정 공간범위 내에 있음을 자동으로 감지하여 이루어짐으로써, 자동으로 상태설정이 이루어질 수 있음. - 무선인 온라인은 미약한 전파, 예컨대 병원 등의 의료영역 내에서 허용되는 세기여서 다른의료기기나 피검자에 대한 영향을 최소화 할 수 있음. - 온라인인 경우, 거리이격에 의한 온라인 상태의 붕괴를 막기위한 표시, 예컨대 경보ㅗ\의 발생을 행할 수 있으므로 접속의 유지를 용이하게 함.2. 기술의 특징종래에는 생체정보 수집용 장비가 “유선”으로 연결되어 있었다. 이는 유선 데이터통신의 경우가 데이터의 전송손실이 적고 신뢰도가 높다는 점과, 비용적으로 저렴하다는 점에서 선호. 그러나 환자가 이동시에는 장치의 선을 제거하지 않으면 연결된 선 자체도 함께 이동되어야 하기 때문에 이동이 불편하였고, 유선에 의하여 환자의 신체에 선이 접촉되어 있는 상태에서 감전사고등의 위험이 존재한다는 문제점이 존재함. 본 기술은 종래의 문제점을 해결하기 위해 안출된 기술로, 무선으로 접속을 이루도록 하여 선이 없기 때문에 선 제거 및 설치에 필요한 인력을 절감할 수 있음