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Tx전체의 선형성을 올리기 위해서는 전력증폭기의 성능이 가장 중요하다. 특히 일반적으로 잘 알려진 AM-AM, AM-PM 왜곡 현상으로 전체 시스템의 EVM의 저하를 가져온다. 따라서 이런 왜곡현상을 보상하기 위해 각종 보상회로를 개발함Power detector를 이용하여 입력신호의 크기에 따라 AM-AM, AM-PM 왜곡현상을 보상할 수 있는 각각의 보상신호를 만든다. 그 보상신호는 Power detector를 통한후 DC Level shifter를 이용하여 varactor 및 bias control 로 각각의 왜곡을 보상한다.
CMOS IR-UWB 수신기는 Impulse Radio UWB 신호를 이용하므로 작은 power density를 사용하고 데이터 전송률이 높으며 기존의 RF 시스템에 비해 간단하여 가격의 저렴화, 저전력화가 가능하다. 또한 근거리 무선 통신에 유리하며 기존의 무선 통신 방식들과 상호 간섭 없이 주파수 자원을 효율적으로 사용할 수 있어 최근 WPAN(Wireless Personal Area Network)용 통신 시스템으로 부각되고 있다. 제안된 비동기식 CMOS IR-UWB 수신기는 비동기방식으로 구조가 간단하고 저전력으로 구동이 가능하도록 설계되었다. IR-UWB 통신에 적합한 비동기방식의 저전력, 저복잡도의 CMOS RF 수신기 칩이며 CMOS 0.18um 공정기술을 이용하여 단일칩으로 설계 되었다. 설계된 칩은 BER이 10-3일때 -80dBm의 Sensitivity를 가지며 low power wireless sensor network 802.15.3a 규정에 만족한다.
Nyquist rate anolog to digital converter 중의 하나로 매 클락 레퍼런스를 반씩 나누어가며 입력과 비교를 하여 그에 상응하는 디지털 코드를 내보내는 구조. 면적이 작고 저전력에 매우 용이한 것이 최대 장점이며 적당한 속도와 해상도의 구현이 적합하여 의료용, 마이크로프로세서 등에서 많이 이용되며 상업적으로 가장 큰 이익을 내는 ADC중 하나. Subblock인 DAC(Digital to Anolog Converter)의 MSB(Most Significant Bit) capacitor의 생략이 가능하도록 하여 전력 소모를 최소화하였으며 test mode를 포함한 interface에 대한 설계를 제한 모든 설계가 완성된 상태. CCD(Charge Coupled Device) image sensor의 AFE(Anolog Front End)의 subblock으로 들어갈 예정이며 ISP(Image Signal Processer)로부터 출력된 flag를 이용하며 저주파수와 고주파수의 동작을 나누어 성능을 극대화시키는 방안을 모색 중.
현대의 캠코더나 디지털 스틸 카메라뿐만 아니라 다른 많은 application에서 이미지 센서로 Charge Coupled Devices (CCD)가 사용 되고 있다. 이런 CCD 이미지 센서에서 된 전기적인 신호와 디지털 신호처리를 해주는 ISP사이에서 적합한 아날로그 처리를 담당하는 Analog Front End (AFE)에 많은 연구가 이루어지고 있다. CCD 이미지 센서의 출력은 제품의 PVT variation 뿐만 아니라 제품을 동작시키는 상황에 따라 이미지의 잡음 성분이 크게 변한다. 이러한 잡음 성분을 AFE 내에서 효과적으로 제거하는 것이 이미지의 품질을 좌우한다.본 기술은 2차 에러 clamping으로 에러를 보정해 이미지 품질을 높이며 기존의 MDAC과 달리 0, 6dB의 증폭 도를 가지고 있어서 VGA에서 증폭의 부담을 덜어 주는 구조를 가진다. 또한 VGA에서는 switched capacitor 가변 이득 증폭기의 캐패시터 어레이에서 발생하는 기생 캐패시터에 둔감한 parasitic-insensitive capacitance split 방식을 가진다. 다양한 이득을 얻기 위해 캐패시터 어레이를 사용함으로써 발생하는 기생 캐패시터로 인한 잘못된 데이터를 출력하는 것을 Parasitic-insensitive capacitance split 방식을 사용하여 그 영향을 제거함으로써 gain monotonicity특성을 향상시켰다.
본 기술은 PWM 제어와 DTMOS를 스위칭 소자로 사용한 ESD 보호회로 내장형 PMIC이다. 본 기술에서 사용된 스위칭 소자로는 기존 CMOS와 면적을 비교했을 때 동일 효율에서 CMOS 면적의 약 50% 면적을 갖는 DTMOS를 사용하였다. 또한 출력 전류가 고 전류일 때와 저 전류일 때를 구분지어 고 전류일 때는 PWM 제어를 사용하고 저 전류일 때는 LDO를 사용하여 PMIC가 보다 고효율을 갖도록 설계하였다. PMIC의 고 신뢰성을 위해 저면적 대비 높은 ESD 성능을 자랑하는 SCR타입의 ESD 소자를 사용하였다. TSMC 0.13um 공정을 사용하였고 시뮬레이션 결과 PWM 제어를 사용하는 고 전류 모드일 때 100mA의 출력전류에서 최고 95%의 효율을 얻었다. LDO를 사용하는 저 전류 모드일 때는 출력 전류 1mA에서 50%의 효율을 얻었다. ESD의 경우 트리거 전압 7.3V, 6.2V의 2차 트리거 전압, 홀딩전압은 1.7V 홀딩전압을 갖는다. ※기술의 내용 및 특장점Process : TSMC 0.13㎛ ◆PWM Mode(Load Current > 1mA)input voltage : 3.3Voutput voltage : 2.5V(100mA)Efficiency : 95% at 100mA(inductor, Car. ESR 100mΩ )Ripple : 12mV◆LDO Mode(Load Current < 1mA)Effciency : 50% at 1mA (inductor, Cap. ESR 100mΩ )Ripple : 120uVActive Area : 00.232mm2 (356um X 652um )
본 기술은 아날로그/디지털 파워클램프 회로를 위한 Chattered 0.25um 공정을 사용한 정전기방지보호소자이다. 본 기술에서 사용된 회로는 저면적 대비 높은 ESD 성능을 자랑하는 SCR타입의 ESD 소자를 사용하였다. 또한 본 기술에서 사용된 소자는 높은 트리거(trigger) 전압과 홀딩(Holding) 전류를 통해 레치-업(Latch-up)에 방지에 유용하게 설계되었다. 소자의 성능에 대한 지표는 측정을 통해 증명하였다. 측정 지표로는 HBM(Human Body Model), MM(Machine Model) ,IEC61000-4-2 표준 ESD Pulse를 사용하였고 커브트레이서(Curve Tracer)를 통해 DC상에서의 전기적 특성 -Vt, Vh, IT2-을 확인하였다. 측정 결과 트릭거 전압 6.2V, 전류 130mA이고 홀딩전압 3.7V 전류는 130mA 이며 Leakage Current는 1uA이하이다. 감내특성은 HBM 8kV, MM 940V 이다.※기술의 내용 및 특장점 Process : Chatered 0.25㎛ CMOS DIGITAL/ANALOG 2.5V/3.3V/5V Process Voltage domain : 1.8V - 5V for I/O Clamp. 1.8V - 3.3V for Power Clamp Small area for local protection(ESD area inserted in the IO/Power Clamp): 2800 um2 High latch-up immune characteristics. High ESD robustness : IEC61000-4-2: 4kV( Calibrated IT2: 15A ), above HBM 8kV(test limited),MM 940V
본 기술은 아날로그/디지털 입출력 회로를 위한 Chattered 0.25um 공정을 사용한 정전기방지보호소자이다. 본 기술에서 사용된 회로는 저면적 대비 높은 ESD 성능을 나타내는 SCR타입의 ESD 소자를 사용하였다. 소자의 성능에 대한 지표는 측정을 통해 증명하였다. 측정 지표로는 HBM(Human Body Model), MM(Machine Model) ,IEC61000-4-2 표준 ESD Pulse를 사용하였고 커브트레이서(Curve Tracer)를 통해 DC상에서의 전기적 특성 -Vt, Vh, IT2-을 확인하였다. 측정 결과 트리거 전압 5.8V, 전류는 50mA이고 홀딩전압은 2V 전류는 50mA 이며 Leakage Current는 1uA 이하였다. 감내특성은 HBM 8kV, MM 350V이다. Voltage domain : 1.8V - 3.3V for I/O Clamp. 1.8V - 2.5V for Power Clamp면 적 : 2800 um2Low leakage during normal operation : below 1nA (@25oC, @3.3V)High ESD robustness : IEC61000-4-2: 2kV( Calibrated IT2: 7.5A ), above HBM 8kV(test limited), MM 350V The ESD Protection library provides the layout file as GDS-II format
고성능의 3D 쉐이더 그래픽을 위한 모바일 기기에 적합한 새로운 멀티스래드 방식의 병렬 스트림 프로세서 구조를 연구하였다. 연구의 목표는 최소한의 연산기와 그 연산기들의 최대 활용에 초점이 맞추어 이루어졌다.이 프로세서는 4D 벡터 연산이 이루어 질 수 있도록 하였으며, 한 개의 코어에서 8개의 스래드를 라운드 로빈 방식으로 수행한다. 이 방법으로 인해 프로세서의 속도를 높이며 외부와의 인터페이스의 응답 시간차이에 대한 페널티를 줄일 수 있었다. 또한 쉐이더 3.0 API 모델과 같은 복잡한 레지스터 구조를 지원하기 위해 오히려 더 단순한 GPRs(General Purposed Registers)만으로 구현되어 있다. 명령어 구조는 32비트에서 128비트까지 다양한 조합에 의하여 다양한 연산기 조합과 동적 분기(dynamic branch), 다중 분기(nested branch), 반복문(loop)등을 페널티 없이 효과적으로 지원하고 있다. 또한 명령어 조합방식에 의해 연산기의 극대화 사용이 가능하며, 최대 4개의 소스오퍼랜드와 2개의 목적지 오퍼랜드를 지정할 수 있어 고성능의 프로세싱을 구현할 수 있다. 구현한 프로세서는 200Mhz 동작에 일반적인 4D 벡터 단일 스테이지 프로세서에 비하여 다중 스래드 방식에 의해 외부와의 인터페이스 페널티를 1/8로 줄이고, 성능은 최대 2배로 늘리며, 하드웨어 구조는 Shader 3.0 API 모델기반 구조의 약 30%의 절감된 레지스터 자원만을 활용하여 이를 지원한다.국내외 기술 및 시장 동향nVidia 8800play sataion 3
벡터 그래픽스에 대한 요구가 점증하면서 최근 2차원 벡터 그래픽을 가속하기 위한 표준 API로써 로열티가 없는 OpenVG가 등장하였다. OpenVG 가속기의 파이프라인은 정점 초기화, tessellation, scissoring을 포함한 rasterization, blending, paint generation, masking, imaging 등으로 구성되어 있다. 이와 같은 파이프라인은 부동소수점 연산에 의한 고도의 연산량을 요구하게된다. 본 과제에서는 OpenVG의 API를 연구하고 이를 바탕으로 2차원 벡터 그래픽스를 가속화 할 수 있는 하드웨어 파이프라인 설계를 위한 C언어 모델 라이브러리를 완성한다. 또한, 파이프라인의 연산기를 구성하는 부동소수점 하드웨어 연산 라이브러리를 HDL 로 설계하여 향후, 2차원 벡터 가속기 설계에 필요한 라이브러리를구성Stage 1:Parameter Setting 사용자들은 선의 경로를 명령과 좌표 부분들로 그려지는 것으로 정의한다. 그리고 사용자들은 구체적인 그리기를 수행하는 과정을, transformation(이동),stroke(충돌),paint(채색),기타등등의 파라메터로 셋팅하여 제어한다. 모든 파라메터들은 사용자가 vgDrawPath 또는 vgDrawImage 로 불리는 렌더링 프로세서로 시작하기전에 가속기안에 레지스터에 할당하여 활용할 수 있다.Stage 2:Tessellation Tessellation 은 사용자에 의해 주어진 경로 정보에 따라 모양을 만드는 프로세서이다. 입력은 연속적인 명령과 좌표 데이터들로 되어 있고, 출력은 경로의 모양을 형성하는 선들의 집합형태를 이룬다. Stage 3:Rasterization & ScissoringRasterization 은 Tessellation 단계에서 형성되어진 모양을 채우는 프로세서이다. 적용 범위의 값은 필터링 프로세서를 사용하는 현재 경로에 의해서 영향을 받는 각각의 픽셀들로 계산된다. 적용 범위의 값은 픽셀의 색깔을 결정하는 것이 아니라 오히려 이 픽셀에 얼마나 많은양이 채색되어져야 하는가를 결정하게 된다. Scissoring 은 조각난 사각형 또는 현재 표면을 그리고 있는 범위내에서 놓여있지 않는 각각의 픽셀에서 0 의 적용 값을 할당함으로써 rasterization과 더불어 같은 단계에서 실행된다. Stage 4:Per-pixel Operation이 단계는 4개의 기능적인 블록들로 되어 있다. Paint Generation,Masking,Image,Sampling그리고 Blending 각각은 제안된 파이프라인안에 표준 단계이다. 이 단계들이 OpenVG 가속기안에서 하나로 통합될 수 있다.Paint Generation각각의 픽셀 컬러를 결정하는 것은 현재 경로에 의해 영향을 받는다. 픽셀은 적절한 현재 채색으로부터 알파값과 대응되는 색깔값을 얻기 위해서 표면에 그려진 좌표공간으로부터 채색 좌표 공간 까지 이동한다. Masking만약 마스킹이 가능해지면, Rasterization에 의해 생겨난 적용값은 구체적인 alpha mask 이미지 적용에 의해 구성된다. 각각의 적용 범위 값은 숨겨진 적용값을 얻기 위해서 대응되는 픽셀 마스크 값을 다양하게 사용할 수 있다. Image Sampling이미지 컬러와 알파 값은 각 픽셀로 계산한다. 휴원(HOUNE) AlexVG™ AMD Vector Graphic Processor
하드웨어가 있으면 이를 지원, 활용할 수 있는 소프트웨어가 필수적이라는 것은 PC나 각종 미디어 재생기 등의 예에서도 잘 알 수 있다. 재구성형 프로세서의 경우에도 하드웨어의 개발과 함께 이를 지원, 활용할 수 있는 소프트웨어의 연구 개발이 이루어지지 않으면 실제 제품을 개발하고 생산할 때 어려움을 겪게 되고, 이는 재구성형 소프트웨어의 본래 목적에 부합하지 않는다. 특히 효율적이고 편리한 개발 환경의 제공은 어플리케이션의 개발 기간에 영향을 미치기 때문에 그 중요성이 더욱 크다고 하겠다. 앞으로 국내외에서 계속해서 재구성형 프로세서의 기술 개발이 이루어질 것으로 기대되므로, 이를 위한 소프트웨어 기술의 축적은 향후 비메모리 분야의 기술 개발에도 영향을 미친다고 할 수 있다.재구성형 프로세서, 특히 URP 코어에 특화된 에뮬레이터를 제공한다. 에뮬레이터는 코어의 동작을 functional-accurate 하게 에뮬레이션 할 수 있으며, CU와 PU간의 동기화 문제는 cycle-accurate하게 제공한다. DMA, 인터럽트 컨트롤러, LCD 컨트롤러의 동작을 functional-accurate하게 시뮬레이션 하는 환경을 제공하며, 추가적으로 ARM, SDRAM, 각종 Driver 대한 간단한 구현을 지원한다. 또한, 재구성형 프로세서의 동작을 에뮬레이션 하는 기능뿐만 아니라 디버깅을 위한 Tool Center도 지원한다.
H.264/AVC는 ITU-T와 ISO/IEC가 함께 표준화 과정을 진행시켜 얻어낸 새로운 비디오 압축 표준으로, 많은 비디오 어플리케이션에 적용이 가능하다. H.264/AVC 영상 코덱은 이전 영상 코덱 대비 향상된 성능을 나타낸다. 첫째, 이전 영상 코덱 대비 50프로의 향상된 압축률을 나타낸다. 둘째, 디블록킹 필터 연산, 1/4 픽셀 모션 백터 사용으로 고품질의 서비스가 가능하다. 셋째, 멀티 레퍼런스 및 SP/SI 프레임 사용으로 에러 복원능력이 탁월하다.모바일 H.264 인코더의 IP들은 자체 개발한 많은 기술들을 통하여 저비용 설계가 가능하도록 하였으며, 연산처리능력 및 영상 압축률에서 우수한 성능을 나타낸다. 본 IP들은 다양한 모바일 어플리케이션에서 활용가능하고, 기존 동급 인코더 대비 향상된 성능을 나타낼 것으로 기대한다. 향후 계획은 저비용 설계를 유지하면서 CIF 및 D1급 영상의 처리가 가능하도록 모바일 H.264 인코더 IP의 성능을 향상시키는 것이다. 이로 인해 좀 더 다양한 응용 분야에서 사용가능 하도록 한다.일반적으로 영상 처리 장비들은 많은 연산을 필요로 한다. 이는 자원의 한계를 가지는 모바일 장비일수록 중요성이 부각되는데, 현재 모바일용 영상 처리 장비의 대한 수요가 급증하면서 이에 대한 관심이 증대되고 있다. 이와 같은 시점에서 본 모바일용 H.264 인코더는 저비용 설계로 인해 다양한 모바일용 장비에 사용가능할 것이다. 특히 화상회의 장비, 화상 전화, 감시카메라와 같은 리얼타임 비디오 커뮤니케이션 분야에서 널리 활용될 것이다.
간섭잡음 제거기술을 응용한 적응성 간섭잡음 제거기는 현재까지 상용화가 가능한 제품은 없는 상태이며, 고전적 LMS 알고리즘 등과 같은 디지털 알고리즘을 응용한 유사기술을 이동통신 RF 중계기 및 DMB 중계기에서 발생하는 간섭잡음의 제거를 위하여 접목하고 있다. 간섭잡음 제거기술을 이용한 제품의 주요 수요자의 요구사항은 다음과 같이 분류할 수 있다.- 동일 주파수 RF 중계기에서 궤환신호에 의하여 발생하는 발진을 방지- 기존의 RF 중계기에서 발생하는 송수신 안테나 상호간의 분리도의 향상- 분리도의 향상은 적어도 15 dB 이상이 되어야 함- Field에서의 무선환경 변화에 따른 적응성 제공- 설치 및 운용의 용이성- 타 시스템(예 : 광중계기) 대비, 가격 및 비용적 측면에서의 비교 우위성 보유 직접 변환 방식의 트랜시버는 매우 오래 전에 소개되었으나 그 동안 직접변환방식의 단점인 DC-offset, local oscillator의 leakage, second-harmonic distortion 및 in/quadrature phase mismatch 등의 문제를 해결하는데 많은 어려움이 있어 대부분의 트랜시버를 오랜 시간동안 동작이 검증 된 super heterodyne 송수신기로 사용하였다. 그러나 수년 전부터 소자 수를 줄이고 가격 경쟁력을 확보 할 수 있는 직접 변환방식 트랜시버에 대한 연구가 다시 활발히 진행 되면서 이런 문제점들을 하나씩 해결해 나가고 있다. 특히 직접 변환 방식에서는 image-rejection filter를 사용하지 않으므로 트랜시버 전체를 하나의 chip화 하는데 매우 유리한 면이 있다. 또한, 트랜시버의 one-chip화에 가장 큰 걸림돌이 되었던 주파수 합성기의 VCO와 loop-filter가 공정 기술의 발달과 관련 기술의 발달로 chip 내부에 집적될 수 있게 되어 송수신단 전체를 one-chip에 집적하는 것에 대한 연구가 활발히 진행되고 있다.
* 기술의 정의 기재 - 영어는 반드시 ‘국문명(영어철자약어-영어철자전체이름)‘로 구성한다. - 마땅한 국내이름이 없을 경우에 한하여 영어로 작성한다. - 예 : in vivo -> 생체내(in vivo)* 기술 수요자의 이해도를 높이기 위해 관련 도면 또는 제품이미지 등을 첨부본 기술은 일정 Level(3.5~5V)의 Battery 전압을 인가 받아서 CCD Image Sensor 및 이를 구동하기 위한 AFE(Analog Front End)의 구동 전압, 3.3V, 5V, 15V, -7.5V를 생성하는 기술로 크게 Charge Pump와 Regulator, Level Shifter 그리고 이들을 제어하기 위한 Control Part로 구성된다. 전압 구동기(Voltage Driver)는 세부적으로 Controller Block, 3.3V Series Regulator Block, Charge Pump 및 5V, 15V, -7.5V Regulator Block, Level Shifter Block으로 구성된다. Voltage Driver는 CCD 이미지 센서에 사용되는 5V, 15V, -7.5V 그리고 주변의 신호처리 LSI등에 사용되는 3.3V의 전압을 지원한다. Controller Part는 외부의 ISP(Image Siganl Processor)로부터 디지털 신호(LD, SCK,SDA, Power_on 등)를 인가 받아 전압구동기 내부 Regulator들의 On/Off 시키고, 뿐만 아니라 각각의 Regulator들의 과전류 상태를 감지하여 이를 ISP에 전달하고 Regulator의 Reference전압발생과 전압의 Level을 조절하는 역할을 한다. 세계 이미지 센서 시장은 2010년까지 지속적인 성장(세계:21%, 한국:18%이상)이 예상되며, 디지털 카메라, 캠코더, 카메라 폰 등 모두 Product Life Cycle 성장기에 있고, 사람의 눈에 해당되는 모든 응용분야에 적용 가능한 제품이고, 특히, Sensor가 부착된 자동차 블랙박스 개념의 신규 시장에 세계가 주목하고 있다. 이에 따라 이미지 센서를 구동하기 위한 전압 구동기의 필요도 증가하고 있는 상황이다.
사용화 되는 제품의 성능향상과 빠른 time-to-market 및 제품 개발 cost 단축을 위해 ASIP (Application Specific Instruction-set Processor)이 부각 되고 있다. ASIP은 어플리케이션에 맞는 인스트럭션 셋 및 구조를 가지는 프로세서로 성능향상과 높은 programmability로 인한 reusability 및 개발 overhead가 적은 장점이 있다. SMDL은 ASIP 자동 설계를 위한 CAD툴로 타겟 프로세서 기술을 통해 컴파일러를 자동생성 한다. 특정 어플리케이션을 수행하는 프로세서의 SMDL 기술을 입력으로 해당 프로세서에 적합한 컴파일러를 자동생성한다. 이를 위해 인스트럭션 행위와 라이브러리간 맵핑으로 컴파일러의 인스트럭션 맵핑 룰을 만들고 프로세서 구조를 입력으로 받아 인스트럭션 스케쥴링 기능을 지원한다.CoWare의 LISA 언어 개발 및 상용화됨
IP 검증 시간을 줄이기 위한 검증용 Wrapper 자동 생성 시스템을 개발 하여. 검증 시간을 단축 시키며 다양한 SoC 플랫폼 환경에서 적용이 가능 하도록 한다-다중 IP 검증을 위한 자동 Wrapper 생성 툴 제작 완료.-검증 툴 사용시 기존 검증시간 대비 90%이상 단축
본 구성형 프로세서는 초소형, 초저전력형 32-bit RISC 프로세서로 명령어 확장 기능을 통해 손쉽게 응용 프로그램에 최적화된 프로세서로 확장될 수 있다. 기반 프로세서는 5개의 파이프라인 단계를 가지는 RISC 프로세서이며 명령어 확장을 위한 인터페이스를 갖는다. 명령어 확장은 응용 프로그램에 특화된 기능 유닛을 통해 구현되며 기반 프로세서의 데이터 패스를 확장한다. 본 프로세서는 multi-cycle 명령어 확장 및 메모리 연산을 포함하는 명령어 확장을 지원한다.본 구성형 프로세서는 기존의 구성형 프로세서가 명령어 확장 시 메모리 인터페이스를 단순히 지원하는 것을 뛰어 넘어 단일 사이클에 두 개의 메모리 연산을 가능하게 하는 데이터 캐쉬 구조를 지원하여 메모리 연산 집중적인 응용 프로그램에서 기존 구성형 프로세서보다 뛰어난 성능을 보인다.
본 기술은 JPEG2000에서 채택된 손실압축용 Daubechies(9,7)필터를 사용하는 2차원 정/역방향 이산 웨이블릿 변환기의 VLSI의 구조의 설계에 관한 것이다. 컨볼루션 기반의 정/역방향 이산 웨이블릿 변환에서 두 개 이상의 필터 계수를 병렬적으로 연결하여 하나의 승수로 치환하여 곱셈연산을 수행하는 LUT-LMW 곱셈방법을 사용해 고속으로 필요한 곱셈결과들을 생성한다. 이 때 필터계수의 대칭성으로 중복되는 곱셈결과는 재사용하고 업/다운샘플링에 의해 불필요한 곱셈결과는 버퍼에 저장하지 않음으로써 버퍼의 저장공간 및 연산시간 그리고 전력소모를 줄이며, 곱셈&저장과 검색&덧셈의 라인단위 2단 파이프라인의 사용 효율(Utilization)을 높여 처리성능을 올린 설계를 하였다. 컨볼루션 기반의 라인단위 2차원 이산 웨이블릿 변환기는 기본적으로 많은 곱셈연산이 요구된다. 우리 기술은 쌍직교특징을 갖는 Daubechies(9,7)필터의 대칭성을 활용하여 중복되는 곱셈결과는 재사용을 함으로써 곱셈연산량을 약 45% 감소시켰고, 다운/업샘플링 과정으로 인해 불필요한 연산을 하지 않음으로써 전체 연산량에서 약 72%의 곱셈연산량을 줄여 저장공간, 연산시간 및 전력소모를 줄였다. 그리고 고속처리를 위해 곱셈연산과 덧셈연산 사이에 버퍼를 두고 인터리빙 방식으로 곱셈&저장, 검색&덧셈의 라인단위 2단 파이프라인으로 동작시켜 처리성능을 높였다. 고속 곱셈처리를 위해 정방향 처리 시 곱셈연산은 두 개 이상의 필터 계수를 병렬적으로 연결하여 하나의 승수로 치환하여 곱셈연산을 수행하는 LUT-LMW 곱셈기로 설계하여 한 사이클에 필요한 곱셈결과를 모두 생성하게 된다. 그리고 덧셈연산기는 파이프라인의 효율적인 동작을 위해 덧셈연산기의 병렬화는 정방향일 경우 아래의 결과와 같이 4개일 때 최적의 성능을 발휘한다. 또한 버퍼는 곱셈결과의 재정렬 저장으로 덧셈연산 시 순차검색을 하여 곱셈연산과 덧셈연산간의 속도차이를 최소화해 컨볼루션 파이프라인의 사용 효율(Utilization)을 극대화하여 처리성능을 높였다. 아래의 그림은 2차원 DWT/IDWT의 전체 아키텍쳐(Architecutre)이다. 프레임 메모리와 중간 버퍼, 덧셈연산기는 정/역방향 이산 웨이블릿 변환기에서 서로 공유하여 처리함으로써 하드웨어 자원의 소비를 줄임으로써 설계 전체의 크기 또한 줄였다.
사인파가 아닌 주기적 반복파형은 일반적으로 기본 주파수를 지닌 사인파와 그 사인파의 정수배의 주파수를 가지는 고조파의 합성신호이다. 전자기기에 쓰이는 클록발생기는 많은 고조파 성분을 만들어내는데, 이러한 고조파 신호는 전원선을 따라서, 혹은 공간방사의 형태로 전자기기에 전달되어 기기의 성능을 떨어뜨리며, 이런 현상을 전자파 장해(Electro-Magnetic Interference, EMI)라 한다. 확산스펙트럼(Spread-Spectrum) 클록발생기는 클록을 만들 때 클록의 주파수를 미세하게 흔들어주어 전자파 장해의 영향을 최소화시킨다. 본 기술은 1.5GHz급의 고주파 신호의 주파수를 구분선형 변조방식(Piece-wise Linear Modulation)을 이용하여 전자파 장해의 효과를 감소시키는 클록발생기 제작방법에 관한 이론으로, 현재 실리콘 칩 단계까지 검증이 이루어져 있다. 실리콘 칩은 0.18um CMOS 공정을 이용하였고, 0.49mm2의 코어면적과 40mW의 전력소모를 갖는다. 초소형, 저전력 기술이 사용된 본 기술은 전자파 장해의 영향에 매우 민감하게 동작하는 프로세서나 핸드폰, 무선랜 등의 무선통신기기의 성능을 크게 향상시킬 것으로 기대되며, 앞으로도 그 쓰임새가 매우 더욱 광범위해 질 것으로 기대된다.
복수의 프로세서 코어를 포함하는 멀티 프로세서 시스템에 있어서, 상기 복수의 프로세서 코어와 연결되어 상기 복수의 프로세서 코어로부터의 운영체제 서비스 요청을 하드웨어적으로 수행하는 하드웨어 운영체제와, 상기 복수의 프로세서 코어를 지원하는 명령어들이 미리 저장되는 공유형 명령어 캐시 및 상기 복수의 프로세서 코어를 지원하는 데이터들이 미리 저장되는 공유형 데이터 캐시를 포함하는 멀티 프로세서 클러스터이다.인터럽트 핸들링, 작업 동기화, 작업 스케줄링, 컨텍스트 교환 및 작업 재개 동작 등의 운영체제 서비스를 하드웨어적으로 수행하기 때문에 기존 방법에 비하여 다중 프로세서 코어를 운용할 때 발생하는 성능 지연 및 오버헤드가 적다. 또한, 경량화된 프로세서들을 사용하고 명령어 캐쉬와 데이터 캐쉬를 프로세서들이 공유하며 곱셈기 등의 계산 컴포넌트들도 공유될 수 있기 때문에 면적 면에서 효율적이다. 따라서, 모바일용 멀티미디어 시스템에 최적으로 적용될 수 있다.
16-bit ISA(Instruction Set Architecture)는 코드 집의 집적도가 높은 장점이 있으나, 단일 명령어에 표현할 수 있는 정보가 제한되어 있다. 이 때문에 간단한 연산도 복수의 명령어로 표현되어 프로세서의 성능을 제한하는 단점이 있다. 특히 불필요한 move 명령어가 많이 사용되게 되는데 본 기술은 16-bit ISA 프로세서의 fetch stage에서 이러한 move 명령어 역할을 다른 명령어에서 함께 실행될 수 있도록하여 불필요한 move 명령어의 실행에 따른 성능 저하를 제거하도록 고안되었다. 본 기술은 16-bit ISA 프로세서가 갖는 높은 코드 집적도의 장점을 그대로 유지하면서 취약점인 프로세서 성능 저하의 문제점을 극복할 수 있는 기술이다. 이에 따라서 기존의 실행파일에 대한 100% 호환성을 유지하는 장점이 있다. 또한 기존의 프로세서 코어 설계의 대부분 그대로 이용하여 fetch stage를 확장하여 성능 이득 얻을 수 있다.본 기술은 상용 프로세서 코어에 적용하여 FPGA 수준에서 검증되었다.