일반기술
전기·전자 > 집적회로설계 기술 (B63)
본 발명은 전기 센서나 광학 센서와 같은 전기소자나 광학소자를 고온의 금속 구조물에 안전하게 매설하는 방법으로서, 특히 전자적 혹은 광학적 구성요소를 고온의 금속에 매설되도록 하는 방법에 관한 것이다. 상기한 광학적 구성요소를 고온의 금속에 매설하는 방법에 있어서, 먼저 상기한 구성요소가 고온의 금속 표면에 매설된다. 그 다음으로 전기적 절연층, 저온 도전층, 고온 도전층, 그리고 프리머층이 순차적으로 상기한 구성요소가 매설된 고온의 금속 표면에 형성된다.본 발명의 매설방법은 기계적으로나 열적으로 견고한 하우징을 형성할 수 있으며, 또한 상기한 매설방법의 실행과정이 매우 단순하여 비용적 측면에서도 매우 효율적이라는 특징을 가지고 있다. 본 발명은, 기판 상에 전기소자를 위치시킨 후, 저온 전도체를 상기 전기소자에 도포하고, 상기 저온 전도체 상에 고온 전도체를 도포하되 상기 고온 전도체가 상기 기판에 접촉되도록 도포하고, 상기 고온 전도체 상에 고온 금속의 제1 금속층을 도포하고, 상기 제 1 금속층의 상부에 용융상태의 고온 금속 커버층을 도포하여 상기 전기소자가 기판과 커버층 사이에 놓이게 하는 것을 특징으로 한다.
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- (주)피앤아이비
- 등록일
- 2005-07-20
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일반기술
전기·전자 > 집적회로설계 기술 (B63)
본 기술은 전기적으로 프로그래밍 가능한 상호접속 아키텍쳐에 사용하기 위한 스피드-업 회로에 관한 것으로, 종래의 회로보다 레이아웃 면적과 전파지연 시간의 감소를 이루는 speed-up 회로에 관한 것이다. 프로그래밍 가능한 수동 스위치에 의해 상호접속된 다수의 도전성 노드들로 구성된 프로그램 가능 상호접속 아키텍쳐에 있어서, 이 회로는, 무시할 정도의 추가 전파지연 및 드라이버 트랜지스터 수에 있어서의 최소한의 중복성을 가진 쌍방향 중계기(repeater)로서의 역할을 함으로써, 보다 신속하고 보다 area-efficient한 회로가 얻어진다.1. 종래의 회로보다 레이아웃 면적과 전파지연 시간의 감소2. 논리회로의 중간 노드에 모듈라 형태로 추가 가능.3. 쌍방향4. 스탠바이 공급노드, 시그널링 공급노드, 네트워크 노드 및 회로로 구성5. 회로는 네트워크 노드에서 스탠바이 로직 레벨로부터 시그널링 로직 레벨로 향하여 제1의 소정의 임계값을 초과하는 변화를 감지하는 수단을 제공6. 회로는 또한 이러한 변화가 발생하면 제1의 소정의 기간동안 네트워크 노드와 시그널링 노드 사이의 저임피던스 연결을 제공하기 위한 수단을 제공
- 보유기관
- (주)피앤아이비
- 등록일
- 2005-07-20
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전기·전자 > 집적회로설계 기술 (B63)
본 발명은 위상 지연을 발생시키는데 사용되는 링 오실레이터 회로에 관한 것으로, 입력 waveform에 대한 다양한 위상 지연 변형을 제공하기 위한 새로운 오실레이터에 관한 것이다. 본 발명은, 대칭부하 버퍼 스테이지는 낮은 지터 위상동기 루프 및 지연동기 루프의 구성을 가능하게 한다. 이들 버퍼 스테이지는 높은 서플라이 노이즈 이뮤니티와 베리 리니어 컨트롤 오버 프리퀀시를 제공한다. 그것들은 위상동기루프와 지연동기루프에서 요구되는 전압제어 링 오실레이터 및 전압제어 딜레이 라인에서 이상적으로 사용된다.본 발명은 입력 waveform에 대한 다양한 위상 지연 변형을 제공하기 위한 새로운 오실레이터에 관한 것으로, 1. 고도의 스태틱 및 다이내믹 서플라이, 그리고 매우 낮은 지터 동작에 대해서는 기판 노이즈 리젝션2. 수십년에 걸친 광역 주파수 범위를 가진 베리 리니어 컨트롤 오버 프리퀀시를 제공3. 공급전압 기준은 NMOS 및 PMOS 다이오드 드롭 시리즈 뿐이다4. 제어전압 이외의 외부 바이어스 전압을 필요로 하지 않는다.5. 초고주파 전압 제어 오실레이터를 생성할 수 있는 특징이 있다.
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- (주)피앤아이비
- 등록일
- 2005-07-20
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전기·전자 > 집적회로설계 기술 (B63)
이 기술은 복합영상신호를 휘도신호(Y)와 색신호(C)로 분리하는 휘도신호와 색신호 분리회로에 관한 것으로서, NTSC방식의 신호와의 위상이 다른 PAL방식의 신호도 처리가능케 함으로써 NTSC 방식 및 PAL 방식의 휘도신호와 색신호 분리에 사용할 수 있으며, 또한, 수직상관성 검출부를 구성하여 수직상관성을 검출하여 수직 상관성의 유무에 따라 수직상관 처리부 또는 수평상관 처리부의 출력을 색신호로써 출력할 수 있도록 함으로서 보다 효율적인 휘도신호와 색신호의 분리가 가능토록 한 것이다.휘도신호와 색신호 분리회로에 있어서, 입력되는 입력영상신호를 1H 딜레이시키는 제1 1H지연부와, 상기 제1 1H지연부에 연결되어 이 제 1 1H 지연부의 출력를 1H지연시키는 제2 1H 지연부와, 0레벨의 신호를 출력하는 0레벨 출력부와, 상기 제 1, 제2 1H지연부와 0레벨부에 연결되어 NTSC 또는 PAL모드에 따라 상기 제1, 제2 1H지연부와 0레벨 출력부의 출력을 선택적으로 출력하는 제1스위칭부와, 상기 제 1 스위칭부에 연결되며 NTSC 모드 또는 PAL모드에 따라 상기 제 1 스위칭부가 상기 제1, 제2 1H 지연와 0레벨 출력부의 출력을 선택적으로 출력하도록 제어하는 제어부와, 상기 제 1 스위칭부에 연결되며 입력영상신호와 제1 1H 지연부의 출력신호와 제2 1H 지연부(102)의 출력신호를 입력으로하여 이 세 라인간의 수직상관성을 이용하여 휘도신호(Y)와 색신호 분리를 행하는 수직상관 처리부와, 상기 제1 스위칭부에 연결되며 상기 제 1 1H지연부의 출력신호를 입력으로하여 이 라인의 수평상관성을 이용하여 휘도신호(Y)와 색신호 분리를 행하는 수평상관 처리부와, 상기 수직 및 수평상관 처리부에 연결되어 이 수직 및 수평상관 처리부의 출력을 선택적으로 출력하는 제2 스위칭부와, 상기 제1 및 제2 스위칭부에 연결되며 입력영상신호와 제 1 1H 지연부의 출력과 제2 1H지연부의 출력을 입력으로 하여 이 세라인간의 수직상관성을 검출하여 상기 제 2 스위칭부의 스위칭을 제어하는 수직상관성 검출부와, 상기 제1 및 제2 스위칭부에 연결되어 1H 지연된 영상신호와 제 2 스위칭부의 출력신호와의 차로 휘도신호(Y)를 구하여 출력하는 연산부로 구성되는 NTSC/PAL 겸용 휘도신호와 색신호 분리회로.
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- (주)피앤아이비
- 등록일
- 2006-03-15
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전기·전자 > 집적회로설계 기술 (B63)
기존의 동작 회로는 높은 전압을 공급하기 위해서 대용량의 전원 트랜스를 사용해야 할 뿐만 아니라 교류 구동펄스와 수직 구동전압을 제어하는 회로가 별도로 추가되는 문제점이 있었다.본 기술은 위와 같은 문제점을 해결하기 위해 안출한 것으로서, 교류구동을 하는 LCD에 필요한 수직 구동전압을 교류구동펄스와 부전압을 이용하여 그 구동전원 절환동작을 제어함으로써, 간단하고 저렴하게 수직구동전압을 고전원 전위와 저전원 전위로 절환해서 사용할 수 있도록 한 LCD의 구동전원 절환회로를 제공한다.즉, 본 기술에 따르면 부전압의 약 2배정도로 절환가능하게 되며, 낮은 전압으로도 충분히 고전압 전위와 저전압 전위를 절환하게 되어 대용량 트랜스를 사용할 필요가 없어 원가 절감에도 유리하며 소형화에 많은 효과를 거둘 수 있다.본 기술에 의한 LCD의 구동전원 절환회로에서 교류구동펄스(FRP)가 갖는 논리값에 따라 공급원이 다른 부전압 스위칭부와 접지전압 스위칭부가 번갈아 스위칭되어 제3구동단자에 인가되는 구동전원을 절환하고 또한 그와 동시에 구동전압 출력수단이 스위칭되어 제1구동단자와 제2구동단자에 인가되는 구동전원을 각각 다르게 절환하므로 교류구동펄스의 신호에 의해 고전원 전위와 저전원 전위를 연속적으로 절환하게 되어 부전압의 약2배 정도로 절환할 수 있으며, 이때 LCD의 제1~제3구동단자에 출력되는 고전원 전위값은 접지전압으로부터 부전압의 절대값에 양의 5볼트전압를 합한 값까지 나타날 수 있으며, 저전원 전위값은 부전압으로부터 양의 5볼트전압까지 나타날 수 있다.
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- 삼성전자(주)
- 등록일
- 2006-03-06
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전기·전자 > 집적회로설계 기술 (B63)
고전압 고전류를 제어하는 장치에 사용되는 전력 트랜지스터에 관한 것으로 특히 개선된 전기적 특성을 가지는 수평형 SOI(Silicon On Insulator) 전력 트랜지스터인 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)에 관한 것이다. 최근, 전력 트랜지스터를 신호처리 디지털 혹은 아날로그 소자와 같이 집적하는 연구가 진행되고 있다. 집적의 용이성으로 인해 수직형보다는 수평형 소자가 주로 연구되며, 절연의 용이성과 특성의 우수성으로 인하여 JI(Junction Isolation) 구조가 아닌 SOI(Silicon On Insulator)를 이용한 DI(Dielectric Isolation) 구조가 많은 주목을 받고 있다. SOI 구조 위에 성능 좋은 수평형(Lateral) 트랜지스터를 구현하려는 연구가 진행되고 있는데, 이 중 수십에서 수백 볼트급의 항복 전압을 갖는 전력 IC 응용에서는 MOSFET이 여타 트랜지스터에 비해 특성이 우수하여 주 연구 대상이 되고 있다. 본 기술은 수직방향의 전계를 줄이기 위해 매몰 산화층의 일부를 화학적으로 식각하여 매몰 산화층의 일부를 제거한 후 옥사이드를 다시 증착하여 진공영역을 매몰 산화층의 일부 또는 전부로 사용한다. 진공층을 매몰층으로 사용하면 진공층의 유전율이 옥사이드에 비해 1/4로 작으므로 진공층을 진공층의 두께보다 4배 두꺼운 옥사이드 층으로 생각할 수 있다. 따라서, 드레인 접합 부근의 수직방향의 전계가 낮아져서 항복전압이 수직 방향의 전계의 극대값의 영향을 받는 경우 항복전압이 증가한다.본 기술은 항복 전압과 순방향 전압 강하의 트레이드 오프 특성이 개선된 SOI 전력 트랜지스터 및 그 제조 방법을 제공함에 있다. 상기한 목적을 달성하기 위하여 SOI LDMOSFET의 매몰층 옥사이드의 일부를 화학적으로 식각한 후 다시 옥사이드를 채움으로서 진공층을 매몰층의 일부 혹은 전부로 사용함을 특징으로 한다. RESURF 조건에 따라 설계된 SOI LDMOSFET에서 수평전계의 극대치는 종래 기술에 따른 [그림 1] 의 구조를 참조하면 P 바디(32) 와 N-드리프트 영역(30)의 경계와 N-드리프트 영역(30)과 드레인 접합(33)의 경계 영역 2군데에서 나타난다. 그리고, 수직전계의 극대치는 드레인 접합 부근에서 N-드리프트 영역(30)과 매몰 산화층(20)의 경계에서 나타난다. 항복전압을 최대화하기 위해서는 드레인 접합 부근의 수직전계를 낮추고, 수평전계 분포를 평평하게 (flat) 하기 위한 노력이 필요하다. SIPOS층을 사용한 구조와 N-드리프트 영역의 불순물의 농도를 선형적으로 한 구조는 수평방향의 전계를 평평하게 하기 위한 노력의 일환이고 매몰 산화층의 구조를 계단형으로 한 구조는 수직방향의 전계를 줄이기 위함이다.본 기술은 수직방향의 전계를 줄이기 위해 매몰 산화층의 일부를 화학적으로 식각하여 매몰 산화층의 일부를 제거한 후 옥사이드를 다시 증착하여 진공영역을 매몰 산화층의 일부 또는 전부로 사용한다. 진공층을 매몰층으로 사용하면 진공층의 유전율이 옥사이드에 비해 1/4로 작으므로 진공층을 진공층의 두께보다 4배 두꺼운 옥사이드 층으로 생각할 수 있다. 따라서, 드레인 접합 부근의 수직방향의 전계가 낮아져서 항복전압이 수직 방향의 전계의 극대값의 영향을 받는 경우 항복전압이 증가한다.
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- 경기기술이전센터
- 등록일
- 2006-03-16
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일반기술
전기·전자 > 집적회로설계 기술 (B63)
* 원리 와 구성 N개의 네트 수를 갖는 인쇄회로기판의 상호연결선을 경계주사 방식으로 테스트하기 위한 테스트벡터를 생성하는 방법으로서, 전체 네트를 N개의 그룹으로 분할하는 단계와 테스트벡터의 길이를 경계주사 테스트용 셀의 개수에 따라 그룹별 워킹 시퀀스(SG), 네트별 워킹 시컨스(SN), 네트별 이동워킹 시퀀스(SS)로 나누는 단계로 구성되며, 그룹별 워킹 시퀀스 SG는 하나의 그룹내부에 동일한 순서의 비트에 '1' 값을 인가하고 이를 제외한 나머지 비트에는 모두 '0' 값을 인가하는 단계와 그룹의 순서에 따라 '1' 비트가 입력되는 비트의 순서를 한 비트씩 이동시키는 단계로 구성되고, 네트별 워킹 시퀀스 SN은 모든 그룹에 동일하게 워킹원 시퀀스를 입력, 즉, 하나의 그룹 내부의 각 네트에 대해 독립적인 비트에 대해서 '1' 값을 하나씩 인가하고, 나머지 비트에 대해서는 모두 '0' 값을 인가하는 단계로 구성되고, 네트별 이동워킹 시퀀스 SS는 첫 번째 그룹에 SN에서와 같이 워킹원 시퀀스를 가하고, 그룹의 순서 및 각 그룹내의 네트의 순서에 따라 입력된 '1' 값을 한 비트씩 이동하는 단계, 이 단계에 의해 '1' 비트를 이동시키면 최상위 비트에 '1' 값을 가지는 네트는 '1' 값의 위치를 이동할 비트가 없게 되므로, 최상위 비트에 '1' 값을 갖는 네트가 속한 그룹 다음 그룹의 동일한 순서의 네트에 위치하는 '1' 값을 다시 최하위 비트인 첫 번째 비트로 이동시키는 단계로 구성되는 것을 특징으로 하는, 인쇄회로기판의 상호연결선 테스트를 위한 테스트벡터 생성방법이다. * 개발배경종래의 워킹원 시퀀스는 aliasing 또는 confounding 고장증후를 발생하지 않아서 충실한 고장진단이 가능한 반면,테스트벡터 길이가 너무나 크다는 치명적인 단점을 갖고 있다.또한 분할그룹워킹 시퀀스의 경우에는 고장의 검출 및 진단이 가능하면서 워킹원 시퀀스에 비해서 상당히 테스트벡터 길이가 감소되었지만, 그래도 여전히 긴 테스트 시간을 필요로 한다.* 중요성및 독창성종래의 워킹원 시퀀스와 마찬가지로 aliasing이나 confounding의 고장증후 없이 고장검출 및 진단이 가능하면서도, 상대적으로 테스트벡터의 길이가 비약적으로 줄어들 수 있는 테스트벡터의 생성방법을 제공한다.* 적용제품 및 관련시장인쇄회로기판* 주요적용제품인쇄회로기판* 특징및 장점인쇄회로기판의 상호연결선을 테스트하는 경계주사 기법으로서, N개의 네트를 다수의 그룹으로 분할하고 테스트벡터를 그룹별 워킹 시퀀스(GROUP WALKING SEQUENCE), 네트별 워킹 시퀀스(NET WALKING SEQUENCE), 네트별 이동워킹 시퀀스(SHIFTED NET WALKING SEQUENCE)의 세 부분의 워킹원 시퀀스로 나누어, 종래의 워킹원 시퀀스와 마찬가지로 ALIASING이나 CONFOUNDING의 고장증후 없이 고장검출 및 진단이 가능하면서도, 상대적으로 테스트벡터의 길이가 비약적으로 줄어들 수 있는 테스트벡터의 생성방법에 관한 것이다.
- 보유기관
- 연세대학교
- 등록일
- 2006-05-24
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일반기술
전기·전자 > 집적회로설계 기술 (B63)
* 원리 및 구성 반도체 회로를 제조할 때, 화학적 기계적 연마 시 구리 배선의 디싱을 감소시키는 방법으로 기판 상에 형성된 절연막에 배선을 할 수 있도록 배선용 홈을 만들고 배선용 홈을 매입하도록 절연막에 구리층을 만들고 염기성의 슬러리를 사용하고 연마패드와 구리층 사이에 전기장을 인가하며 화학적 기계적 연마를 한다. 본 제조 장법의 전기장을 인가하는 단계는 반도체 웨이퍼 뒷면 및 연마패드 뒷면에 구리판을 부착하는 것에 의하고 반도체 웨이퍼와 연마패드 사이에 전해 전류가 흐르지 않기 때문에 전해연마가 일어나지 않는 것이 특징이다.* 개발 배경 반도체 제조 과정 중 절연막 표면 상에 배리어층의 잔류물을 완전히 제거하기 위한 과연마가 행해지면서 디싱이 발생한다. 디싱은 배선 저항 및 접선 저항이 증가하며 전자 이동 경향을 일으킬 우려가 있어 반도체 장치의 신뢰도를 떨어트린다.* 중요성 및 독창성 본 기술은 전기장을 인가하는 공정에 의해 절연막과 구리배선의 선택비를 조절하여 간단하고 효율적으로 디싱을 억제하여 반도체의 신뢰도를 높였다.* 적용제품 및 경쟁제품 본 기술에 따르면 금속과의 연마 선택비에 의하여 디싱 발생을 최소화시킴으로써 반도체 집적회로의 평단화를 향상시킬 수 있다. 또한 매우 정밀한 표면을 필요로 하는 각종 전자부품의 가공분야에서 광학용 창의 표면 각공에 이르기까지 적용이 가능하다.* 주요 적용 제품- 반도체* 특징 및 장점- 반도체 제조 시 디싱을 효과적으로 억제하여 반도체의 신뢰도를 높인다.
- 보유기관
- 고려대학교
- 등록일
- 2006-05-18
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일반기술
전기·전자 > 집적회로설계 기술 (B63)
* 원리와 구성 SOC 소자의 테스트를 위한 테스트데이터를 압축하는 방법으로서, 인가될 테스트벡터를 TD라 정의하며, 이와 별도로 TDIFF는 아래와 같이 정의하는 단계, TD = {T1, T2, T3, T4, T5 , ..., TN} TDIFF = {D1, D2, ..., DN} = {T1 T1,T2, T2 T3, ..., TN-1 TN} ATPG에서 생성해주는 값을 가지고 TD와 TDIFF를 만들어주는 단계, 생성된 TDIFF를 하나의 체인으로 연결하는 단계, TDIFF를 순차적으로 스캔하다가 '1'이라는 비트가 나올 경우 코드워드를 작성하되, 코드워드가 '0000', 즉 '0'의 개수가 4개일 경우 0-GROUP의 비트를 하나씩 증가시키면서 체크하고, '1'이 나올때까지 이 작업을 반복하는 단계, '0000'×8이 되면 0111을 기록해주고 다시 '0'의 비트를 카운트하는 단계, '1'이 나왔을 경우 1-GROUP의 코드워드를 작성하는 단계를 포함하는, 시스템온칩 환경하에서 제로검출 런렝스 코드를 이용한 테스트데이터 압축방법이다.* 개발배경SoC환경으로 칩 구조가 변화함에 따라 테스트벡터의 수가 많아지게 되고 유사한 비트를 갖는 벡터들이 보다 더 많아지고 있다. 따라서 종래의 알고리즘으로는 보다 방대해지는 회로의 테스트셋(test set)을 효율적으로 압축할 수 없으며, 기존의 statistical code의 압축기법으로는 하드웨어의 크기(hardware overhead)가 상승하며 실제적으로 회로내부에서 테스트를 위한 기능블럭을 크게 만들 수 없기 때문에 간단한 하드웨어로 높은 압축률(compression ratio)을 얻을 수 있는 새로운 압축기법을 필요로 하게 된다.* 중요성및 독창성variable-to-variable-length code를 갖는 ZDR 코드를 이용한 압축방법을 제공하며, 두 개의 연속한 테스트벡터를 비교하여 이전 벡터와 다른 비트만을 '1'로 표기하고 동일한 비트인 경우에는 '0'으로 기록하므로 이를 역으로 수행하면 원래의 테스트벡터를 얻을 수 있도록 하여 효율적인 테스트데이터 압축방법을 실현한다.* 적용제품 및 관련시장직접회로 테스트, 보드시스템 테스트* 주요적용제품직접회로, 보드시스템* 특징및 장점각각의 테스트벡터의 양이 많아지기 때문에 ORDERING ALGORITHM을 사용하여 인접하는 테스트벡터만 잘 정렬시키게 된다면 '0'의 길이가 보다 더 길어지게 된다. '0000'을 하나의 블록으로 계산하고 '0000'이 있을 때마다 '0 GROUP'의 카운터를 하나씩 증가시켜서 코드워드를 증가시켜 준다. 해당 코드워드의 경우 메모리 블록을 사용하지 않고 단지 카운터만 사용해 압축해제(DECOMPRESSION)가 가능한 코드워드의 생성이 가능하게 된다.
- 보유기관
- 연세대학교
- 등록일
- 2006-05-24
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전기·전자 > 집적회로설계 기술 (B63)
* 원리 및 구성 지터 특성과 동작 주파수 대역폭을 개선하기 위한 고속 시리얼 링크 드라이버 및 직렬로 접속 된 다수개의 드라이버들을 갖춘 집적회로에 대한 것으로 패키지의 기생 정전용량에 의한 주파수 제한을 개선할 수 있는 드라이버 및 이를 갖춘 집적회로를 제시한다. 본 드라이버는 차동입력신호 차를 증폭하고 차동출력신호를 출력하는 차동증폭기 및 차동출력신호를 수신하고 이를 기초로 푸쉬-풀 동작을 하여 그 결과를 출력하는 소스 팔로워를 갖는다. * 개발 배경 CMOS 공정기술의 발달로 동작 주파수는 공정의 스케일이 줄어들수록 증가하였으나 패키지에 의한 패드 정전용량, 와이어 본딩의 인덕터와 핀에 의한 기생정전용량에 대한 성능은 개선되지 않았다. 패키지에 의한 영향은 전송기의 전체성능 뿐만 아니라 송수신기의 성능을 제한하는 주된 요소이다.* 중요성 및 독창성 본 기술은 패키지의 기생 정전용량에 의한 주파수 제한을 개선할 수 있는 드라이버 및 본 드라이버를 구비하는 집적회로를 제공하였다.* 적용제품 및 경쟁제품 본 기술은 지터 특성과 동작 주파수 대역폭을 개선하기 위한 고속 시리얼 링크 드라이버 및 직렬로 접속된 다수개의 드라이버들을 구비하는 집적회로로 이에 의한 드라이브는 고속 입, 출력의 지터특성을 개선하고 동작 주파수를 증가시키는 효과가 있다. 이로 인해 고속 입. 출력의 신뢰도의 척도인 비트에러레이트가 증가하는 효과가 있다.* 주요 적용 제품- 컴퓨터용 드라이버* 특징 및 장점- 동작 주파수를 증가시켰다.- 비트에러레이트가 증가하였다.
- 보유기관
- 고려대학교
- 등록일
- 2006-05-18
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전기·전자 > 집적회로설계 기술 (B63)
* 원리 와 구성ANTNET의 경로선정 테이블과 트래픽 모델 구조 및 ANT패킷을 이용하여 패킷방식 네트웍사의 적응형 경로선정을 하는 장치로서, ANT 패킷은 순방향 ANT인지 역방향 ANT인지를 표시하는 TYPE 필드와, 현 ANT가 최초로 생성된 노드의 IP 주소를 나타내는 SNODE 필드와, 현 ANT가 향하는 최종 목적지의 IP 주소를 나타내는 DNODE 필드와, 현 ANT가 출발지에서 목적지까지 이동하면서 거쳐간 노드의 순서를 나타내는 PNODEODR 필드와, 현 ANT가 출발지에서 목적지까지 이동하면서 거쳐간 노드의 전체 수를 나타내는 TNODENUM 필드와, 현 ANT가 출발지에서 목적지까지 이동하면서 거쳐간 노드의 IP 주소를 나타내는 INTNODE 필드와, 현 ANT가 각 노드에 방문한 시간을 나타내는 VISTIME 필드를 포함한, 고정 길이를 갖고, 현 노드에서 이동할 이웃노드를 선택하는 블록으로서 현재 경로선정 테이블에 있는 선호도만을 참조하여 결정하는 링크선정부(SELLINK)와, ANT의 경로선정 시간만을 고려하여 강화값을 계산하는 강화값산출부(SETRFM)와, 강화값과 수집된 경로선정 정보에 의해 경로선정 테이블에 저장된 값들을 갱신하는 갱신부(UPRTABLE)와, 각 기능부들과 외부 연결을 위한 로직들을 제어하고, 도착한 ANT 패킷들을 분석하는 역할을 하는 제어부(TOPCTRL)를 포함하는, 패킷 방식 네트웍상에서의 적응형 경로선정 장치. * 개발배경현존하는 최신의 네트웍 기술의 대부분은 고성능의 장비와 숙련된 관리자를 기반으로 하기 때문에 점차 거대해지는 네트웍 크기와 그 트래픽에 대응하려면 네트웍 설계 및 유지비용이 기하급수적으로 증가하게 된다. 이에 최근에는 고속의 트래픽 처리 및 통신망의 효율적 관리와, 끊임없이 진화하는 네트웍 기술에 대응하여 기존 시설의 재활용을 통한 인프라 구축비용의 최소화를 동시에 만족시키고자 하는 다양한 방안이 모색되고 있다.* 중요성및 독창성AntNet을 시스템온칩(SoC, System-on-Chip) 구조에 적용하기 위한 하드웨어 구조를 제안하며,하드웨어 구조는 Ant 처리 시간의 최소화와 균일화를 목적으로 하여 하드웨어 설계에 적합하게 변형된 기존 AntNet 알고리즘을 사용하였다.* 적용제품 및 관련시장AntNet의 경로선정 테이블과 트래픽 모델 구조 및 Ant패킷을 이용하여 패킷방식 네트웍사의 적응형 경로선정을 하는 장치* 주요적용제품개미 군집체의 행동 패턴을 실제 네트웍에 적용하여 가변되는 환경하에서 적응적으로 최적의 라우팅 경로를 선택할 수 있는 AntNet 알고리즘 기반의 하드웨어* 특징및 장점생태계의 군집 특성을 네트웍 환경에 적용하여 급변하는 환경에 대한 자가 적응 및 생존 특성을 부여하는 연구가 최근 많은 주목을 받고 있다. 그 중 ANTNET은 개미를 모델링한 모바일 에이젼트를 사용하여 최적의 네트웍 경로를 선택하는 적응형 경로선정 알고리즘이다. SOC 시스템에 적용 가능한 ANTNET 기반 하드웨어 구조를 제안한다. 기존의 알고리즘적 수준의 ANTNET을 하드웨어 레벨로 근사화하여 설계하였으며, 기존 ANTNET과 가상 네트웍 구조에서의 비교를 통하여 그 타당성을 검증하였다. 그리고 RTL 수준의 설계 및 합성 결과를 통하여 하드웨어 구조가 ANTNET 기반 경로선정 구현에 효과적임을 확인할 수 있었다.
- 보유기관
- 연세대학교
- 등록일
- 2006-05-24
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전기·전자 > 집적회로설계 기술 (B63)
생태계 기반 최적화에 의한 오버레이 네트웍에서의 적응적파일 분배 방법은 오버레이 네트웍상에서, N개의 멤버노드와 한 개의 송신노드로 구성되어 동시에 여러 멤버노드로 파일을 전송하는 파일 분배 방법으로서, 네트웍의 전달지연 분포에 따라 전송하고자 하는 파일을 일정크기의 칩으로 쪼개어 멤버노드로 전송하고, 받은 멤버노드는 바로 다른 멤버노드로 중계하는 것을 특징으로 하는, 오버레이 네트웍에서의 적응적 파일 분배 방법. IP 멀티캐스트 구현이 비용과 확장성의 한계에 따라 어려움에 처해있기 때문에 인터넷의 말단 시스템 간의 어플리케이션 레이어 멀티캐스트 방식이 제안되고 있다. 본 발명에서는 멀티캐스트 멤버에게 파일을 전송하는 효율적이고 적응적인 분배방법을 제안한다. 본 방법은 각 멤버 노드에게 파일을 복사하여 따로 전송하지 않고 생태계의 STIGMERGY 현상에서 착안한 최적화 알고리즘을 통해 얻은 정보를 통해 경로에 대해 확률적으로 전송하는 파일의 양을 조절한다. NS-2와 유사한 시뮬레이터를 사용한 실험으로 파일 복사시간을 상황에 맞게 줄일 수 있음을 보인다.
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- 연세대학교
- 등록일
- 2006-05-11
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전기·전자 > 집적회로설계 기술 (B63)
* 원리 와 구성 다중 주사열(SCAN CHAIN)을 갖는 회로에 대한 결정론적 BIST의 테스트패턴 생성 장치에 있어서, 탭 컨피규레이션(AP CONFIGURATION) 커버하는 결정론적 테스트패턴의 수를 저장하는 컨트롤 비트 저장 수단(CONTROL BITS STORING MEANS), 컨트롤 비트 저장 수단의 저장 값을 하나씩 받아서 반대방향(BACKWARD)으로 카운트하는 패턴 카운터 수단(PATTERN COUNTER MEANS), 현재의 탭 컨피규레이션의 순서를 추적하여 패턴 카운터의 값이 1을 지날 때 마다 1씩 증가하는 컨피규레이션 카운터 수단, 컨피규레이션 카운터 수단의 값에 따라서 상 쉬프팅 네트웍(PHASE SHIFTING NETWORK)을 구성하며, TAPCONNI에 따라서 XOR게이트의 입력 신호를 결정하는 디코더 및 그 신호를 받아 실제의 위상천이기를 구성하는 재구성 가능한 위상천이기로 구성되는 위상천이기를 이용한 결정론적 테스트패턴 생성 장치. * 개발배경많은 수의 테스트 패턴을 인가할수록 고장 검출률이 상승하게 되나 상대적으로 긴 테스트 시간을 필요로 하게 되고, 반대로, 적은 수의 테스트 패턴을 인가할 경우에는 짧은 테스트 시간만을 필요로 하게 되지만 상대적으로 고장 검출률이 낮아지게 되는 문제가 생긴다* 중요성및 독창성다중 주사열환경에서 짧은 테스트 시간에 높은 고장 검출률을 달성할 수 있는 결정론적 BIST는 재구성 가능한 위상천이기(reconfigurable phase shifter)를 이용하면 가능하다는 결론을 얻게 되었다. 따라서 결정론적 테스트패턴을 생성하는 하드웨어로서 M-sequence에 바탕을 둔 위상천이기의 원리를 사용하는, 결정론적 테스트패턴 생성장치를 제공하는 것이다* 적용제품 및 관련시장테스트패턴 생성 장치* 주요적용제품위상천이기* 특징및 장점테스트패턴을 인가하는 로직 BIST의 경우, 어느 정도의 PSEUDORANDOM 테스트 패턴을 인가한 후에 결정론적 테스트패턴을 인가하게 된다. 즉 이 경우에는 PSEUDORANDOM BIST와 결정론적 BIST의 하드웨어를 둘 다 갖추어야 한다. 위상천이기는 일반적으로 거의 모든 PSEUDORANDOM BIST에 사용되는 하드웨어이다. 그러므로 위상천이기를 결정론적 BIST에 사용하는 것은 동일한 기능 블록을 공유하는 것이므로 면적 효율적 방법이다. 또한 결정론적 패턴 생성 하드웨어는 M-시퀀스의 윈도우 프로퍼티(WINDOW PROPERTY)를 이용하므로 기존의 방법과는 다르게 현재 LFSR의 패턴이 어떤 것이든 상관없이 모든 결정론적 테스트패턴을 생성할 수 있다. 그러므로 기존의 방법과는 다르게 빠른 시간안에 필요한 패턴을 생성할 수 있다.
- 보유기관
- 연세대학교
- 등록일
- 2006-05-24
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전기·전자 > 집적회로설계 기술 (B63)
Ni/Sb/Au 금속화 공정을 이용한 n-type 실리콘 게르마늄 반도체 기판에서 저 접촉저항 오믹 메탈 전극을 형성에 관한 것으로, 1)실리콘 서브스트레이트와, 2)실리콘 서브스트레이트층상에 형성되는 실리콘 시드 층과, 3)실리콘 시드 층상에 형성되는 실리콘 게르마늄 층과, 4)실리콘 게르마늄 층상에 저항 접촉을 위한 NI 층과, 5)니켈 층상에 증착되며 니켈 층에의 도펀트 작용을 위한 SB 층과,6)안티몬 층상에 증착되어 전극을 연결하는 AU 층으로 이루어지는 것으로 공정이 진행된다.*개발배경기존 메탈 전극 형성을 위한 실리콘 캡핑 레이어를 형성하지 않으면서도 저 접촉저항의 구현이 가능하도록 하는 실리콘 게르마늄 반도체 기판에서의 저 저항 메탈 전극 구조와 제조 방법을 제공하고자 한다.*중요성 및 독창성저 접촉 저항 특성을 이용하여 소오스와 드레인 전극을 증착하고, 열처리를 통해 오믹 접합을 형성시킨 후, 게이트 전극을 형성하는 일반적인 HEMT 제작 공정과는 반대로 게이트 전극을 소오스 및 드레인 전극 형성전에 형성하므로 폭이 더 미세한 게이트 전극의 형성이 가능하게 한다.*응용분야실리콘 게르마늄 반도체 기판의 실리콘 게르마늄 소자 제작 공정에 응용이 가능하다.*특징 및 장점-실리콘 게르마늄 반도체 기판에서의 메탈 전극 제조에 있어서, 실리콘 게르마늄 층상에 실리콘 캡핑 레이어를 형성하지 않고, Ni/Sb/Au 구조의 금속 전극을 직접 형성한 후, 열처리에 의한 Ni 실리사이드 형성 및 Sb 도핑효과의 결합을 통해 반도체 기판과 메탈 전극간 저 접촉 저항 특성을 구현할 수 있도록 하는 효과가 있다.-상기 저 접촉 저항 특성을 이용하여 소오스와 드레인 전극을 증착하고, 열처리를 통해 오믹 접합을 형성시킨 후, 게이트 전극을 형성하는 일반적인 HEMT 제작 공정과는 반대로 게이트 전극을 소오스 및 드레인 전극 형성전에 형성하므로 폭이 더 미세한 게이트 전극의 형성이 가능하게 되며, 특성의 개선이 용이한 효과가 있다.
- 보유기관
- 대구기술이전센터
- 등록일
- 2006-05-18
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전기·전자 > 집적회로설계 기술 (B63)
현재 보편적으로 사용되고 있는 디지탈 CMOS 공정을 이용하여 단일 2.4V 공급전압을 가지는 저전압 영상 처리용의 신호 샘플 속도가 20MHz 이상인 아날로그-디지탈 변환기 회로 제작에서, 출력 전압의 선형 구간이 크고 직류 전압 이득이 100 데시벨 이상되고 안정시간(settling time)이 짧은 고속 OP 앰프의 필요성이 발생하였다.본 기술의 이러한 CMOS OP AMP 회로는, MOS 트랜지스터의 문턱 전압 크기가 0.6V 에서 1V 구간인 현재 보편적으로 많이 사용되고 있는 디지탈 CMOS 집적회로 제조 공정을 이용하여 4V 이하의 단일 공급 전압에서도 동작하는 고속의 CMOS OP AMP를 제작함으로써,저전압 디지탈 회로와 같은 칩에 구현되는 고속의 아날로그 신호처리 회로들, 예를 들면, 밧데리 사용 시간의 제한으로 저전압 저전력 집적회로를 필요로 하는 멀티 미디어용의 휴대용 장비 등에서 영상 신호용의 아날로그 디지탈 변환기 제작 등에 사용될 수 있다.본 기술은 저전압용 집적 회로 CMOS OP 앰프의 설계에 관한 것으로서, 1) 종래의 폴디드 캐스코드(folded cascode) CMOS OP 앰프 구조에 새로운 공통 모드 궤환(common mode feedback) 회로를 추가하여 전체 OP 앰프 출력 전압의 선형 동작 범위를 최대한으로 증가시켰고,2) 또 적응 바이어스(adaptive bias) 회로를 첨가하는 새로운 방법을 이용하여 슬루(slew) 속도를 빨리 함으로써 동작 속도를 빠르게 하였다.3) 또한 종래의 폴디드 캐스코드 CMOS OP 앰프 구조를 채택함으로써 큰 직류 전압 이득(DC voltage gain)을 가지게 하였다.그리하여 문턱 전압(threshold voltage) 값이 큰 현재 상용되고 있는 디지탈 CMOS 공정을 이용하여도 공급 전압이 4 볼트 이하인 저전압 회로에서 용량 부하(capacitive load)에 대해 큰 직류 전압 이득을 가지고 고속으로 동작하는 CMOS OP 앰프를 설계하였다.따라서, 본 기술의 OP 앰프는 종래의 디지탈 CMOS 용 반도체 공정을 사용하는 저전압 디지탈 회로와 함께 같은 칩에 들어가는 영상 신호용 아날로그-디지탈 변환기, 스위치를 이용한 캐패시터 필터(switched capacitor filter), 디스크 드라이버 제어기 회로 등의 고속 아날로그 신호 처리 회로에 사용될 수 있다.
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- 포항공과대학교
- 등록일
- 2006-05-22
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전기·전자 > 집적회로설계 기술 (B63)
본 발명은 4배속 오버 샘플링 방식 위상 검출기를 사용하는 클럭/데이터 복원 회로에서, 입력 데이터를 4배속 오버 샘플링하기 위해 입력 데이터의 속도를 고려하여 클럭 주기와, 클럭 간격을 가지는 다중 위상 클럭을 발생하고, 다중 위상 클럭에 상응하게 상기 입력 데이터를 4배속 오버샘플링하고, 4배속 오버샘플링된 데이터들을 이용하여 설정된 방식으로 논리처리하여, 상기 입력데이터 위상과 데이터 속도의 1/2배 주기의 출력 클럭 위상을 일치시켜 데이터를 복원한다.본 발명의 4배속 오버 샘플링 방식 위상 검출기를 사용하는 클럭/데이터 복원회로는, 입력 데이터를 4배속으로 오버샘플링하는 4배속 오버샘플러 위상검출기; 데이터 속도의 1/2속도인 기준 클럭 신호와 VCO출력 클럭의 주파수가 같아지도록 하는 위상주파수검출기; 상기 4배속 오버샘플러 위상검출기 및 위상주파수검출기의 출력단에 연결되어 상기 VCO의 주파수를 조정하는 전압을 조정하는 제1, 제2전하펌프기; 입력데이터의 주파수를 초기 잡아주는 기준 클럭신호와 출력신호를 비교하여 주파수 동일 여부를 검출하여 상기 제1,제2전하펌프에 락을 거는 록 검출기; 및 복원데이터를 만드는 D-플립플롭;으로 구성됨을 특징으로 한다.
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- 인하대학교
- 등록일
- 2006-05-24
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전기·전자 > 집적회로설계 기술 (B63)
본 발명은 병렬 사건전파 방식에 의한 타이밍 분석 기법을 이용하여 디지털회로의 면적의 증가를 최소한으로 억제하면서, 주어진 지연시간 조건을 만족시키도록 하는 디지털회로의 지연시간 조건 재합성 시스템 및 그 방법에 관한 것으로서,디지털회로의 분석을 수행하는 회로분석 모듈; 각 회로선에 대한 변화를 스케쥴하는 사건스케쥴 모듈; 입력사건에 따라 출력사건을 계산하는 게이트 모듈; 디지털회로의 타이밍분석을 수행하여 지연시간을 확인하고 후방추적에 의하여 임계경로를 찾는 타이밍분석 모듈; 여러가지 지연시간을 갖는 게이트들을 저장하는 라이브러리 모듈; 지연시간 조건이 만족될때까지 디지털회로에 포함된 특정 게이트들을 라이브러리 모듈에 저장된 게이트로 치환하는 재합성 모듈; 처리결과를 사용자에게 알려주는 동시에 저장을 수행하는 후처리 모듈;을 포함하고,각 게이트들에 대하여 각 주입력에 정,부사건을 스케줄하고 사건을 전파시키는 제1 과정; 주출력까지 사건이 전파되면 전파시간이 지연시간 조건을 만족하는지 비교하고, 만족하지 않는 경우 사건이 전파되어온 경로를 주입력까지 역추적하여 경로를 확인하는 제2 과정; 및 경로 상의 각 게이트에 대하여 지연시간이 축소된 게이트로 대치가 가능한지를 판단한 후 대치가 가능하면 이를 대치시켜 경로 지연시간을 수정하는 제3 과정;을 포함하는 것을 특징으로 한다.디지털회로의 분석을 수행하는 회로분석 모듈; 각 회로선에 대한 변화를 스케줄하는 사건스케줄 모듈; 입력사건에 따라 출력사건을 계산하는 게이트 모듈; 디지털회로의 타이밍분석을 수행하여 지연시간을 확인하고 후방추적에 의하여 임계경로를 찾는 타이밍분석 모듈; 여러 가지 지연시간을 갖는 게이트들을 저장하는 라이브러리 모듈; 지연시간 조건이 만족될때까지 디지털회로에 포함된 특정 게이트들을 라이브러리 모듈에 저장된 게이트로 치환하는 재합성 모듈; 처리결과를 사용자에게 알려주는 동시에 저장을 수행하는 후처리 모듈;을 포함하여 구성된다.병렬 사건전파 방식에 의한 타이밍 분석 기법을 이용하는 것에 특징이 있다.본 발명에 의하면 주어진 타이밍 조건을 만족하도록 하는 디지털 회로의 재합성에서 거짓 경로의 영향을 효율적으로 배제할 수 있기 때문에 지연시간 단축에 따르는면적의 증가를 최대한 억제할 수 있고, 수행시간도 단축할 수 있는 효과가 있다.현대사회에서 컴퓨터가 일상생활의 필수적인 도구로 자리잡은 만큼 본 발명의 시장성도 크다할 것이다.
- 보유기관
- 인하대학교
- 등록일
- 2006-05-24
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전기·전자 > 집적회로설계 기술 (B63)
[해결하고자 하는 과제]본 발명의 목적은 설정된 손실에 따른 손실 균등 분배(single step loss)와 광집속도의 연관성을 이용하여 광모드 변환기의 최적화된 함수 형태를 얻을 수 있도록 하기 위한 손실 균등 분배 함수를 이용한 광모드 변환기의 최적화 설계방법을 제공하는 데 있다.[과제 해결을 위한 수단]상기 목적의 달성을 위해 본 발명은 설정된 손실에 따른 손실 균등 분배(single step loss)과 광집속도의 연관성을 이용한다.본 발명은 설정된 손실에 따른 손실 균등 분배(single step loss)과 광집속도의 연관성을 이용하여 광모드 변환기의 최적화된 함수 형태를 얻을 수 있도록 하는데 그 특징이 있다.본 발명에 의하면 손실 균등 분배에 의해 갑작스러운 모드의 변화 없이 균등한 손실만 가지며, 이는 소자내의 모드 변화를 강제적인 변화보다는 자연스러운 변화를 가져오게 하므로, 총 손실 면에서 기존의 경우의 소자보다 작고, 모든 광도파로 구조에 대해서도 광집속도 개념으로 인해 제안된 방법이 적용될 수 있다는 이점이 있다.광모드 변환기는 그 응용분야가 넓으므로 본 발명의 시장성 또한 크다.
- 보유기관
- 인하대학교
- 등록일
- 2006-05-22
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전기·전자 > 집적회로설계 기술 (B63)
* 원리 및 구성본 기술은 시스템 온 칩의 테스트를 위한 코아 접속 스위치 구조에 관한 것으로써, 다수의 테스트 핀으로 구성되어, 스위치연결 구성 명령어의 인가와 테스트 데이터의 입출력이 이루어지는 테스트 버스단 다수의 스캔 핀으로 구성되어, 상기 테스트 버스단으로부터의 테스트 데이터를 전송받아 내장된 코아의 스캔 체인으로 전송하는 스캔 체인 입출력단 상기 테스트 버스단과 스캔 체인 입출력단간의 스위치 연결 방식에 대한 동작모드를 결정하는 Enable 신호 및 Mode 신호와, 소정의 클럭신호를 입력받는 제어신호 입력부 상기 제어신호 입력부로부터의 구성동작 모드 신호의 입력에 따라, 핀 배열 순서별로 스캔 핀의 테스트 핀 연결 경우의 수를 제한하는 스위치연결 구성 명령어를 상기 테스트 버스단으로부터 입력받아 채워지는 명령어 레지스터 상기 명령어 레지스터로부터 스위치연결 구성 명령어를 수신하여 갱신되는 업데이트 레지스터 및 상기 업데이트 레지스터의 스위치연결 구성 명령어에 의해 테스트 모드 동작시 스캔 핀과테스트 핀 연결 구조를 완성시키는 스위칭부를 포함하는 것을 특징으로 한다.* 기술의 특징IP 코아들로 구성된 SoC에 대한 테스트에 있어서 테스트 버스단으로부터 코아의 스캔 체인 입출력단으로의 연결시 핀 배열 순서를 고려하여 테스트 핀과 스캔 핀의 연결 경우의 수를 제한함으로써 테스트 접근 구조의 하드웨어 오버헤드를 최소화하면서 재구성 가능성을 보장하여 동적으로 코아들의 내부 테스트, BIST 등의 다양한 테스트에 매우 유용하게 사용할 수 있다.* 적용응용분야 및 시장성IP 코아의 재활용으로 집적도가 급격히 커지고 있는 SoC 설계환경에서의 설계 시간은 획기적으로 단축되었지만, SoC의 설계에 있어서 주요 병목현상이 테스트와 검증의 단계에서 발생하고 있다. 본 기술에 의한 코아 접속 스위치는 다양한 구조에도 효과적으로 적용 가능하며 위와 같은 SoC 설계환경에서 테스트 및 디버깅 시간을 단축 가능하다.
- 보유기관
- 한양대학교
- 등록일
- 2006-05-24
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일반기술
전기·전자 > 집적회로설계 기술 (B63)
본 발명은 반도체 집적 회로 내의 지연된 클록 신호를 발생하는 장치에 관한 것이다. 본 발명에 따른 지연된 클록 신호 발생장치는, 입력 클록 신호(CLK1)에 응답하여 복수의 위상 지연 클록 신호를 발생하는 지연 신호 발생 회로; 상기 복수의위상 지연 클록 신호 중에서 상기 입력 클록 신호(CLK1)와 제 1 위상 차를 갖는 위상 지연 클록 신호를 검출하고, 출력 클록 신호(CLK2)를 출력하기 위한 선택 신호를 발생하는 위상 검출 회로; 상기 입력 클록 신호(CLK1) 및 상기 복수의 위상지연 클록 신호 중에서 서로 인접하여 입력되는 두 신호를 미리 설정된 내분비로 내분하고, 상기 두 신호의 위상 차보다 작은 위상 차를 갖는 복수의 위상 보간 클록 신호를 발생하는 위상 보간 회로; 및 상기 선택 신호에 응답하여 상기 복수의 위상 보간 클록 신호 중에서 상기 입력 클록 신호(CLK1)와 제 2 위상 차를 갖는 출력 클록 신호(CLK2)를 출력하는 선택 회로를 포함한다. 본 발명에 의하면, 입력 클록 신호의 반주기를 감지하여 외부 제어신호나 피드백 루프의 필요 없이 입력 클록 신호보다 π/2 또는 3π/2 등 원하는 위상 차만큼 지연된 클록 신호를 얻을 수본 발명에 따른 지연된 클록 신호 발생장치는, 입력 클록 신호(CLK1)에 응답하여 복수의 위상 지연 클록 신호를 발생하는지연 신호 발생 회로; 상기 복수의 위상 지연 클록 신호 중에서 상기 입력 클록 신호(CLK1)와 제 1 위상 차를 갖는 위상 지연 클록 신호를 검출하고, 출력 클록 신호(CLK2)를 출력하기 위한 선택 신호를 발생하는 위상 검출 회로; 상기 입력 클록신호(CLK1) 및 상기 복수의 위상 지연 클록 신호 중에서 서로 인접하여 입력되는 두 신호를 미리 설정된 내분비로 내분하고, 상기 두 신호의 위상 차보다 작은 위상 차를 갖는 복수의 위상 보간 클록 신호를 발생하는 위상 보간 회로; 및 상기 선택신호에 응답하여 상기 복수의 위상 보간 클록 신호 중에서 상기 입력 클록 신호(CLK1)와 제 2 위상 차를 갖는 출력 클록신호(CLK2)를 출력하는 선택 회로를 포함한다.상술한 바에 의하면, 본 발명에 따른 지연된 클록 신호를 발생하는 장치 및 방법은 입력 클록 신호의 반주기를 감지하여 외부 제어 신호나 피드백 루프의 필요 없이 입력 클록 신호보다 π/2 또는 3π/2 등 원하는 위상 차만큼 지연된 클록 신호를 얻을 수 있다.
- 보유기관
- 고려대학교
- 등록일
- 2007-03-15
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