산업기술 통합검색
본 발명은 메모리 감지 증폭기 회로에 관한 것으로, 첫째 단의 차동 증폭기는 비트 라인의 작은 신호를 증폭하여 둘째 단으로 전달하는 동작을 하고, 둘째 단의 랫취 증폭기는 첫째 단의 신호를 충분히 증폭한 후 이를 출력함과 동시에 트랜지스터 스위치와 인버터로 이루어진 차단 회로가 둘째 단의 출력 신호를 받아 첫째 단의 PMOS 부하 저항을 끄게 하는 방식으로 첫째 단인 차동 증폭기의 전원을 차단함으로써 불필요하게 소모하는 전력을 줄이도록 한 메모리 감지 증폭기 회로에 관한 것이다. 차동 증폭기-랫취 증폭기형 감지 증폭기에 차단 회로를 추가하여 차동 증폭기-랫취 증폭기의 단점인 많은 소비 전력을 획기적으로 줄여 차동 증폭기-랫취 증기형 감지 증폭기의 장점인 빠른 속도와 랫취 증폭기-랫취 증폭기형 감지 증폭기의 장점인 저전력을 동시에 구현하였다.
본 발명은 원하는 정전용량을 가지며, 에피층설계에 자유도를 주고 같은 기판위에 다른 능동소자들과 함께 제작할 수 있는 면적변환 가변용량 다이오드를 제공하는 것을 목적으로 하는 것으로서 본 발명에 의하면 레이아웃상의 면적대비를 통하여 공핍층 면적을 활성층 식각, 선택적 에피층 성장, 이온주입, 또는 이들의 조합으로 급격히 변화시킨 면적변환 가변용량 다이오드가 제공된다. 이와 같은 구성의 면적변환 가변용량 다이오드는 마스크상의 패턴에 따라 정전용량 특성이 변화되므로 에피층에 제약을 가하지 않음으로써 타소자와의 집적에 있어서 유리하고 마스크패턴에 의존하므로 비선형성이 강한 정전용량 변화와 큰 정전용량 변화율을 갖는다.
본 발명은 주 트랜지스터의 바디 부위에 바이어스를 가함으로써, 논리값(logic value)의 전이시 문턱 전압(threshold voltage)을 낮춰 빠른 동작이 이루어 지도록 하고, 그 외에는 높은 문턱전압을 유지하여 누설전류가 작도록 하여, 동작 전압에 제한 없이 동작되도록 한 전계효과 트랜지스터를 제공하는데 그 목적이 있다. 본 발명에 따르면, 반도체의 바디 부위 내에 형성되며, 소오스, 드레인, 상기 소오스와 드레인간 형성되는 채널 부위, 그리고 상기 채널 부위 상에 접속된 게이트를 구비한 제1트랜지스터와; 반도체의 바디 부위 내에 형성됨, 소오스, 드레인, 상기 소오스와 드레인간 형성되는 채널 부위 상에 접속된 게이트를 구비한 제2트랜지스터를 포함하며; 상기 제2트랜지스터의 드레인은 상기 제1트랜지스터의 게이트에 연결되며, 상기 제2트랜지스터의 게이트는 상기 제1트랜지스터의 드레인 또는 소오스에 연결된 것을 특징으로 하는 반도체 장치가 제공된다. 저전압 및 고속 동작이 가능하며, 동작전압의 제한 없이 사용할 수 있다.
본 발명은 바이폴라 트랜지스터(bipolar transistor) 및 그의 제조 방법에 관한 것이다. 좀 더 구체적으로 본 발명은 베이스와 콜렉터간의 정전용량이 대폭적으로 감소된 바이폴라 트랜지스터 및 선택적 에피택시 공정을 이용하여 전기 바이폴라 트랜지스터를 제조하는 방법에 관한 것이다. 본 발명의 바이폴라 트랜지스터는 선택적 에피택시 공정시 에피층의 성장을 방해하도록 단결정 기판(41) 상에 수평방향(단결정기판의 110방향)과 10˚내지 40˚의 각을 이루면서 유전체 박막으로 형성된 마스크(20) : 전기마스크(20)의 상부에 형성되며 베이스-콜렉터간의 정전용량을 감소시켜 주기 위한 빈 공간(31) : 단결정 기판 위에 형성된 서브 콜렉터층(42), 콜렉터층(43), 베이스층(44), 에미터층(45) 및 에미터 캡층(46) ; 및, 에미터 전극(48), 베이스 전극(49) 및 콜렉터 전극(47)을 포함하여, 마스크 형성공정, 선택적 에피택시공정, 식각 및 전극형성공정에 의해 제조되고, 본 발명에 의해 콜렉터가 절연기판 내부에 묻히지 않는 구조를 지니면서도 효과적으로 베이스-콜렉터간의 정전용량을 대폭적으로 감소시킴으로써, 동작속도가 향상된 바이폴라 트랜지스터를 간단한 공정에 의해 제조할 수 있다는 것이 확인되었다.
발명은 캠 셀을 이용하여 램 및 프로그래머블 로직 어레이를 겸용할 수 있으면서 임의로 메모리 구조를 변경할 수 있도록 한 캠 셀 구조 및 캠 셀을 이용한 필드 컨피규어러블 램과 프로그래머블 로직 어레이 겸용 메모리에 관한 것으로서 , 다수의 기본 메모리 블록을 일정 개수로 연결하여 이루어지는 컨피규어러블 메모리 블록과 원하는 데이터를 입, 출력하는 입출력 제어기로 구성되는 메모리에 있어서, 상기 기본 메모리 블록은 소정의 캠 셀로 구성하고 내부연결회로에 의해 선택적으로 연결되며, 상기 컨피규어러블 메모리 블록은 프로그래머블 로직 어레이의 곱 기능을 수행하는 디코더 블록과 선택적으로 프로그래머블 로직 어레이의 합 기능이나 램 기능을 수행하는 램 블록으로 분리되어 면적의 손해 없이 출력 데이터 길이나 메모리 블록 개수를 조절할 수 있게 하였다. 본 발명은 캠 셀의 워드 라인과 정합 라인을 공유함으로써 속도 및 면적 문제를 개선하였다.
본 발명은 다공질 실리콘기판을 이용한 고주파용 다중접합 패키지 및 그의 제조방법에 관한 것이다. 좀 더 구체적으로, 본 발명은 다공질 실리콘기판에 개별칩과 전송선을 상호배선 연결하여 고주파용 회로를 구성한 다중접합 패키지 및 그의 제조방법에 관한 것이다. 본 발명의 고주파용 다중접합 패키지의 제조방법은, 실리콘기판을 양극화반응에 의해 다공질 실리 콘층을 형성시켜 다공질 실리콘기판으로 변형시키는 다공질 실리콘층 형성 단계; 전기 단계에서 얻어진 다공질 실리콘기판의 다공질 실리콘층에 열을 가해 실리콘 산화막층으로 변형시키는 다공질 실리콘층 산화단계; 및, 전기 단계에서 얻어진 실리콘 산화막이 형성된 다공질 실리콘기판의 표면에 적어도 1개의 전송선 및 개별칩들을 구성하여 다중접합 패키지를 형성하는 패키징단계를 포함한다. 또한, 본 발명의 고주파용 다중접합 패키지는, 상단면에 다공질 실리콘에 의한 두꺼운 실리콘 산화막층이 형성된 다공질 실리콘 기판; 전기한 다공질 실리콘 기판의 상단면에 구성된 적어도 1개의 개별칩; 및, 전기한 다공질 실리콘기판의 상단면에 구성되며 각각의 개별칩을 전기적으로 연결하기 위한 전송선을 포함한다.
본 발명은 포토레지스트를 이용한 선택적인 산화막 다공성 실리콘층의 제조방법 및 그의 응용에 관한 것으로 기존의 제조방법에 비해 매우 간단한 공정과 낮은 제조 가격으로 MMIC( Monolithic Microwave Integrated Circuit) 및 OEIC(Opto-Electronic Integrated Circuit)의 페키지를위한 멀티칩 패키지 기판으로의 활용에 있어 열전도도 문제를 효율적으로 개선할 수 있다. 즉 수동소자는 선택적으로 산화된 산화층위에 제조하여 기판과의 기생성분을 최소화하고 선택적으로 산화되지 않은 실리콘층위에는 능동소자를 위치시켜서 와이어 본딩하거나 플립칩 본딩하으로써 멀치칩 패키지에 응용할수 있다.
본 발명은 광전집적회로용 레이저 다이오드 및 그의 제조방법에 관한 것이다. 좀 더 구체적으로, 본 발명은 낮은 구동전류에서도 동작이 가능하도록 지붕형 반사기가 형성된 광전집적회로용 레이저 다이오드 및 그의 제조방법에 관한 것이다. 본 발명의 레이저 다이오드는 기판(31); 전기한 기판(31)의 상면에 형성되며 N-클래딩층(32) 및 수동도파층(33)으로 구성된 도파로; 전기한 도파로의 상면에 분리층(34), 활성층(35), P-클래딩층(36) 및 P-저항층(37)이 차례로 적층되어 구성되며 지붕형 반사기를 지닌 능동도파로; 전기 능동도파로의 상면에 구성되며 선형전극창(41)이 형성된 SiO2막(38); 전기 SiO2막(38)의 상면에 형성된 금속재의 상부전극층(39); 및, 전기 기판(31)의 하단면에 형성된 금속재의 하부전극층(40)을 포함한다. 본 발명의 광전집적회로용 레이저 다이오드는 레이저 다이오드로부터 발생된 빛의 이용효율이 우수하고 낮은 문턱전류를 지녀 작은 구동전류에 의해서도 원활한 동작이 가능하며, 광전집적회로 상에 집적이 용이하고 간편하게 제조할 수 있다. 또한, 본 발명의 제조방법에 의해 전기한 레이저 다이오드를 간단한 공정에 의해 경제적으로 제조할 수 있다.
본 발명은 쇼트키 전극을 매립시켜 구현할 수 있는 고속 수광소자에 관한 것이다. 본 발명의 수광소자는 매립된 쇼트키 전극을 공통적으로 가지는 소자로 종래의 수광소자보다 개선된 특성을 가진다. 본 발명의 소자는 쇼트키 다이오드를 형성하는 전극이 n-GaAs층 아래에 묻혀있으므로 기존의 수광소자에 비해 면적의 활용도가 높은 장점을 가지며, 쇼트키 접합을 이용하므로 기생용량이 적어서 고속특성이 기대된다. AlGaAs층은 본 발명의 소자의 수광부분을 되도록 전극 가까이에 두고 표면에서의 전자 전공의 손실을 줄이기 위한 것이다. 이와 같은 본 발명의 금속-반도체-금속 수광소자의 특성을 열거하면 다음과 같다. 첫째, GaAs층에 묻힌 쇼트키 전극을 가지므로 소광소자의 면적 이용률이 높다. 출째, 종래의 기술에서와 같이 쇼트키 전극에서 오는 적은 기생용량으로 고속동작이 가능하다. 셋째, 종래의 기술에서와 같이, 반절연성 GaAs기판을 사용하므로 다른 소자와의 집적화가 가능하다. 이상의 점으로 반절연성 기판 위에 MESFET와 집적화한 고속 수광소자와 전자소자와의 광전 집적회로가 가능하다.
LPE 장비의 melt back 기술을 이용하여 제작된 마이크로렌즈를 발광 다이오드, 반도체 레이저 및 수광소자에 응용하였다.본 발명의 발광소자에 있어서 광출력과 양자 효율을 증대시킬 수 있으므로 발광다이오드나 레이저 다이오드의 광 특성을 향상 시킬수 있고, 수광소자에서는 렌즈의 집적에 의해 수광효율을 증대 시킬수 있다.
본 발명은 실리콘 기판의 상부에 소정 두께의 실리콘 산화막이 형성되어 있으며 실리콘 산화막의 내부에 제 1 전도성 물질의 이온 주입으로 인해 전자의 포획 가능한 소정크기를 갖는 다수개의 나노 크리스탈들이 형성되어 있는 반도체 소자를 제공하고 그에 따라 미소부분에 국부적으로 전계를 걸어줄 수 있는 AFM 팁을 상기 반도체 소자의 소정 높이에 위치시키는 제 1단계와, 제 1과정을 통하여 소정의 높이를 유지하는 상태에서 AFM 팁에 특정 임계전압 이상의 전압을 걸어주어 AFM 팁 아래의 특정부분에 전기적 필드를 형성되는 제 2단계와, 제 2단계를 통하여 형성된 전기적 필드에 의하여 실리콘 산화막 내부에 형성되어 있는 나노 크리스탈에 실리콘 기판으로부터 발생된 자유전자가 포획되는 제 3단계를 포함하는 것을 특징으로 하는 다수개의 나노 크리스탈들이 형성되어 있는 반도체 소자를 이용한 데이터 저장 방법을 제공한다.본 발명은 AFM과 이온 주입법을 이용하였으며, 기존의 EEPROM과 같은 원리로 동작할 수 있으면서도 그 크기가 더욱 작은 메모리를 만들 수 있는 비휘발성 메모리 소자에 관한 것이다. 물질은 SiO2 내부의 나노 크리스탈과 강유전체 물질을 이용했으며 AFM 팁을 이용하여 메모리 동작을 한다.
본 발명은 BaTiO3와 Y2O3를 기본 조성으로 하고, 부성분으로서 SrTiO3, CaTiO3, MnO2, PbO, SiO2를 함유하는 표면실장형 PTC 칩 서미스터 제조용 BaTiO3계 세라믹 조성물(이 조성물을 1310∼1390℃의 최적 온도에서 소결시켜 제조함)과 큐리온도가 넓은 영역에서 정확히 제어되고 표면실장에 이용가능한 낮은 상온 저항과 내전압 특성 및 PTC 효과를 갖는 표면실장형 PTC 서미스터 및 그의 제조방법에 관한 것이다. 본 발명의 BaTiO3계 PTC 칩 서미스터는 종래의 BaTiO3계 PTC 서미스터 보다 정확한 큐리온도의 제어와 표면실장에 이용가능한 낮은 상온 저항 및 PTC 효과가 실현되었으며, 상온저항이 작아 저전압으로 구동이 가능하고, 구동전압이 낮아짐으로써 SMD에 활용가능성이 대폭 확대되었으며, SrTiO3 함량을 변화시킴으로써 큐리온도(Tc)를 정확히 제어할 수 있고, Tc의 정확한 제어가능성으로 온도가 변화하는 여러 분야의 SMD에 이용가능하며, 넓은 범위의 Tc를 갖고 있으므로 스위칭 소자에 활용가능성이 증대되었다.
사출성형 금형의 자장 인가를 위한 자기회로, Magnet roller 사출성형을 위한 극이방화 금형의 자기회로, FEM process를 이용하여 자기저항을 최소로 하며 최적의 극이방화 배향을 시킬 수 있는 자기회로 설계플라스틱 자석의 극이방화 배향 기술 확보, 플라스틱 자석의 자기적 특성 향상, LBP용 magnet roller 개발에 따른 수입대체 효과
기존의 집적회로 반도체를 설계 하는데는 많은 비용과 금액,기간이 소요되나 중소기업과 같이 영세한 업체는 어렵다.짧은 기간에 작은 비용으로 필요한 직접회로를 OUT CHIP화 할 수 있다.작은 비용과 짧은 시간에 Field 에서 바로 적용 할 수 있다.Field 에서 필요한 회로를 바로 집적화 하여 사용할 수 있다.
Quad Tape Carrier를 이용한 반도체집적회로 Tape Carrier기판은, pad를 미세pitch로 설치하기 때문에 액정driver나 gate array 등의 고밀도IC회로의 실장에 이용된다. 이런 종류의 IC회로에서는, lead의 inductance에 의한 전원noise의 발생, 탑재IC의 품종에 의해 전원의 pin배치가 달라져 test pad에의 위치를 똑같이 할 수 없다는 문제가 있다. 이 기술에서는, IC의 전원을 최외단의 outer lead에 접속하여, 그 outer lead를 최외단의 test pad에 접속하여, 이것을 고정된 전원으로 한다. 이 때문에 socket board의 전원선을 공용화할 수 있고, 나아가 board의 inductance의 절감을 도모할 수 있다.다른 종류의 제품으로 전원의 위치를 공통화할 수 있고, 전원노이즈의 발생을 방지할 수 있다.
PGA에는 ceramics기판을 metallize하여 다층구성한 ceramics형 PGA와, 기판부분을 인쇄 print기판으로 바꾸어서 수지봉지(樹脂封止)한 플라스틱형 PGA가 있다.이 기술에서는 42alloy 등의 금속stem의 중앙부에 구형상의 폐구부를 두어, ICchip를 부착하기 위한 구리 등의 비교적 방열성이 뛰어난 방열부재의 주위에 galss epoxy나 유기물의 배선기판을 두고, 이 기판상의 pad와 ICchip의 pad와의 전기적 배선은 bonding wire에 의해 행한다.또한, 배선기판에는 through hole을 배설하여, 각through hole에 lead pin가 삽입하여 PGA의 pin을 구성합니다.ICchip, 그리고 배선기판이 부착된 stem을 glass봉지부에 금속제 package의 shell에서 기밀봉지를 행하여, cost down를 도모한다.IC chip, 그리고 배선기판이 설치된 stem을 glass봉지 등에 의해 금속제 package의 shell로 기밀봉지를 하므로써, 코스트 다운을 도모할 수 있다.
The invention is about improved rasterizing part which decides pixels to be displayed on screen for 2-d and 3-D graphics rendering circuit structure level. Traditional system can avoid either 2-D or 3-D acceleration because it only focuses on one type. Also, for 2-D graphics drawing, the function to reduce antialiasing effect in pixel is not implemented properly. The invention introduces 2-D and 3-D combined rasterizer in consideration of antialiasing. This combined rasterizer will optimize the 2-D and 3-D polygon drawing and reduce implementation cost because it shares resources.
This invention is about size adjustable and changeable capacity diode which gives more flexibility designing Epi layer and which has electric capacity and can be designed with other active chips. According to the invention, size adjustable and changeable capacity diode, which is processed with the combination of active layer etching, selective Epi layer growth, ion insertion, is provide. Such size adjustable and changeable capacity diode changes electricity capacity as pattern of mask so that it is more compatible with other chips and has bigger electric capacity.
질화호우소재의 연성용기를 이용한 가압질소분위기(加壓窒素雰圍氣)중에서의 연성에 의해, 종래 문제되어져 왔던 연성중의 도체저항 증가가 없고, 기판의 휨이 발생하지 않는 질화알루미늄 다층회로기판을 제조할 수 있다. 질화알루미늄그린시트 상에 텅스텐을 도체성분으로 하는 도체페이스트에서 배선 패턴을 형성한 후, 질화호우소재용기내의 가압질소가스분위기(加壓窒素가스雰圍氣)에서 1600℃이상으로 연성한다. 실리콘반도체를 이용한 LSI를 탑재하는 세라믹다층회로기판, 알루미나에 대한 펫키지 및 회로기판에의 응용이 기대된다.연성중의 도체저항의 증가가 없고, 기판의 휨이 발생하지 않음.
-'90 년대 후반기에 들어서 세계 반도체 시장은 급격한 변화를 겪고 있다. 기존 업체의 대규모 설비 증설과 신규 업체들의 연이은 시장 진입에 의한 DRAM의 공급 과잉으로 더욱 치열한 가격 경쟁을 벌이게 되는 등 위기 의식이 고조되고 있는 현실이다. 이에 따라 반도체 디바이스의 회로 패턴은 미세화, 고집적화가 그리고 생산 현장에 있어서는 보다 높은 생산 수율이 요구되고 있다. 현재 약 440 여개에 이르는 단위 공정을 갖는 16메가 DRAM은 각 생산 공정이 끝나는 즉시 계측 공정을 통하여 엄격한 품질 관리를 실시한다. 이러한 품질관리를 통하여 불량률을 낮추고 높은 수율을 목표로 한다. 현재 반도체 산업현장에서는 이탈이 발생하였을 경우 숙련된 엔지니어의 판단에 전적으로 의존하고 있다. 그러나 현재 우리나라 반도체 생산현장에서 숙련된 엔지니어의 수는 극히 부족한 상태이므로 이들에 의한 이탈처리에는 많은 어려움이 존재한다. 특히 이들의 부재시, 혹은 아직 숙련되지 않은 엔지니어가 이탈처리를 관리할 경우 많은 판단착오를 일으키기 쉽다. 그러므로 이를 방지하기 위하여 전문가 시스템의 도입이 필수적이다. 즉 숙련 엔지니어의 지식을 지식 베이스(Knowledge Base)화하고 이를 바탕으로 Rule을 구성한 후 추론엔진을 구축하면 숙련 엔지니어에 대한 의존도가 낮아지고 이탈처리 관리가 매우 수월하게 된다. 따라서 본 연구에서는 숙련 엔지니어의 지식을 최대한 도출하여 지식 베이스를 구축하고 최적의 Rule을 구성하여 추론 결과가 최대한 숙련 엔지니어의 판단에 근접하는 것을 목표로 한다. 이를 통하여 빠른 이탈처리, 엔지니어의 판단착오 방지, 미숙련 엔지니어의 이탈처리 관리 등의 효과를 얻고 궁극적으로는 높은 수율을 얻고자 한다.