일반기술
전기·전자 > 광전자
본 발명은 광양자테(PQR) 레이저를 이용한 디스플레이 소자에 관한 것으로, 3차원 토로이달 공진기 구조에서 기인한 다파장 발진 특성을 갖는 광양자테 레이저를 적색(R)과 녹색(G) 및 청색(B) 중 어느 하나의 발광 파장대역에서 발진시킴으로써, LED보다 낮은 문턱전류와 수nm∼수십nm의 엔벨로프 파장영역에서 다파장 모드를 가지는 PQR 레이저의 다파장 발진특성 및 발진모드간 간격 조절을 통해 색감과 고휘도는 LED처럼 유지되면서도 보다 저전력을 소모하는 디스플레이 소자를 제공하는 이점이 있다.본 발명은 광양자테(PQR) 레이저를 이용한 디스플레이 소자에 관한 것으로, 3차원 토로이달 공진기 구조에서 기인한 다파장 발진 특성을 갖는 광양자테 레이저를 적색(R)과 녹색(G) 및 청색(B) 중 어느 하나의 발광 파장대역에서 발진시킴으로써, LED보다 낮은 문턱전류와 수NM∼수십NM의 엔벨로프 파장영역에서 다파장 모드를 가지는 PQR 레이저의 다파장 발진특성 및 발진모드간 간격 조절을 통해 색감과 고휘도는 LED처럼 유지되면서도 보다 저전력을 소모하는 디스플레이 소자를 제공하는 이점이 있다.
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일반기술
전기·전자 > 광전자
본 발명에서는, 길이가 균일한 CNT를 에미터로서 채용한, 3극구조 FED용 필드 에미터 어레이 및 그 제조 방법을 제공한다. 본 발명에서 제공하는 3극구조 FED용 필드 에미터 어레이는, 기판; 상기 기판 위에 위치하는 캐소드층; 상기 캐소드층 위에 위치하며, 규칙적인 패턴으로 배열된 다수의 미세홀을 갖는 제1 알루미나층; 상기 제1 알루미나층 위에 위치하며, 상기 제1 알루미나층의 미세홀의 크기 와 같거나 보다 더 큰 다수의 웰을 갖는 게이트 절연층; 상기 게이트 절연층 위에 위치하며, 상기 게이트 절연층의 웰 패턴과 실질적으로 일치하는 패턴으로 배열된 다수의 웰을 갖는 게이트 전극층; 상기 제1 알루미나층의 미세홀 내에 위치하며, 그 기부가 상기 캐소드층과 접촉하고 있는 탄소나노튜브 에미터;를 포함하며, 모든 상기 탄소나노튜브 에미터의 길이가 실질적으로 일정하고, 상기 탄소나노튜브 에미터의 모든 선단이 상기 게이트 절연층의 상부 표면 아래에 위치하며, 상기 탄소나노튜브 에미터의 적어도 일부의 선단이 상기 게이트 절연층의 웰 내의 공간에 노출되어 있다. 기판; 상기 기판 위에 위치하는 캐소드층; 상기 캐소드층 위에 위치하며, 규칙적인 패턴으로 배열된 다수의 미세홀을 갖는 제1 알루미나층; 상기 제1 알루미나층 위에 위치하며, 상기 제1 알루미나층의 미세홀의 크기와 같거나 보다 더 큰 다수의 웰을 갖는 게이트 절연층; 상기 게이트 절연층 위에 위치하며, 상기 게이트 절연층의 웰 패턴과 실질적으로 일치하는 패턴으로 배열된 다수의 웰을 갖는 게이트 전극층; 상기 제1 알루미나층의 미세홀 내에 위치하며, 그 기부가 상기 캐소드층과 접촉하고 있는 탄소나노튜브 에미터;를 포함하며, 적어도 일부의 상기 탄소나노튜브 에미터의 선단이 상기 게이트 절연층의 웰 내의 공간에 노출되어 있는, 필드 에미터 어레이.
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전기·전자 > RF 소자* (F63)
본 발명은 3개의 데이터를 4개의 신호선에 차동적으로 전송하는 4개 신호선을 이용한 3개 데이터의 전류모드 차동 전송 방법 및 시스템에 관한 것이다. ; 이를 위한 본 발명은, 소정의 데이터를 신호선에 차동적으로 전송하는 방법에 있어서, 4개의 신호선을 2개의 신호선 쌍(1a, 1b)(2a, 2b)으로 나누고 각 신호선 쌍에 한개씩의 데이터(첫번째 데이터, 두번째 데이터)를 각각 차동 방식으로 전송하는 단계; 다른 1개의 데이터(세번째 데이터)를 상기 두 신호선 쌍(1a, 1b)(2a, 2b)의 공통모드 전류를 각각 차동적으로 변동시켜 전송하는 단계;를 포함하는 것을 특징으로 한다. 소정의 데이터를 신호선에 차동적으로 전송하는 방법에 있어서, 4개의 신호선을 2개의 신호선 쌍(1a, 1b)(2a, 2b)으로 나누고 각 신호선 쌍에 한개씩의 데이터(첫번째 데이터, 두번째 데이터)를 각각 차동 방식으로 전송하는 단계; 다른 1개의 데이터(세번째 데이터)를 상기 두 신호선 쌍(1a, 1b)(2a, 2b)의 공통모드 전류를 각각 차동적으로 변동시켜 전송하는 단계;를 포함하고, 상기 세번째 데이터에 따라 상기 각 신호선 쌍(1a, 1b)(2a, 2b)의 신호 변동 구간이 달라지고, 상기 세번째 데이터가 1이면, 상기 첫번째 데이터의 신호선 쌍(1a, 1b)은 0 ~ I(I는 소정의 전류량)의 변동구간을 가지고, 상기 두번째 데이터의 신호선 쌍(2a, 2b)은 -I ~ 0의 변동구간을 가지고, 상기 세번째 데이터가 0이면, 상기 첫번째 데이터의 신호선 쌍(1a, 1b)은 -I ~ 0의 변동구간을 가지고, 상기 두번째 데이터의 신호선 쌍(2a, 2b)은 0 ~ I의 변동구간을 가지는 것을 특징으로 하는 4개 신호선을 이용한 3개 데이터의 전류모드 차동 전송 방법.
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전기·전자 > 반도체 공정 (B63)
본 발명은 고진공 챔버 내에서 금속 및 반도체 등의 시료처리를 용이하게 하는 시료 홀더에 관한 것으로서, 더 상세하게는 4전극으로 분리되고, 본체는 스테인레스, 세라믹 재료로 구성되고, 시료부착 부분은 몰리브데늄 재료로 형성되며 분광 현미경을 이용하는 실험장치에 적용가능하도록 된 4전극 분리형 시료 홀더에 관한 것이다. 한편, 본 발명은 시료를 열처리함에 있어서 약 3000℃ 까지 홀더가 견딜 수 있도록 시료부착 부분은 탄탈륨 판과 몰리브데늄 재료를 사용하고, 반도체 시료의 열처리를 위한 2극 분리과 직접 시료에 전류를 흘려 열처리를 할 수 없는 시료의 열처리를 위해 전자빔을 만들어 내기 위한 2극을 분리하기 위해 본체는, 절연성이 좋은 세라믹 재료를 사용하고, 이상의 4극 중 후자의 2극은 시료 부착 위치의 2극 보다 일정거리(예; 3mm) 뒤쪽에 위치하여 텅스텐 필라멘트에 전극을 걸어 금속 시료의 뒷면에 전자빔을 쪼여줄 수 있도록 된 시료 홀더에 관한 것이다. 고진공 분광현미경 챔버에 장착되어 금속 또는 반도체 등의 시료 처리를 용이하게 하기 위한 시료 홀더에 있어서, 시료가 부착되는 판 부재; 개별적으로 전원이 인가되도록 4개로 분리된 4개의 전극 부재; 및 상기 각 전극 부재의 전기적 접촉성과 내진성 및 위치 재현성을 좋게 하기 위한 홀더 날개 및 판스프링을 포함하는 것을 특징으로 하는 4전극 분리형 시료 홀더.
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일반기술
전기·전자 > 전자부품
역률 개선부에서는 스너버 회로의 동작으로 인하여 입력 맥류전압을 일정 출력전압으로 승압할 때 스위칭 손실을 줄이며, 출력전압 제어부에서는 고정 주파수 동작 하에서 비대칭 펄스폭 변조방식에 의한 소프트 스위칭 동작으로 스위칭 소자들의 스위칭 손실을 줄임으로써 PDP용 전원장치에서 효율을 향상시킬 수 있도록 한 PDP용 전원장치를 개시한다. ; 이를 위한 본 발명은, 입력 맥류전압을 인가받아 다이오드 역회복 특성에 따른 스위칭 손실을 줄이는 스너버 회로 수단과, 일정한 출력전압을 제공하기 위한 부스터 컨버터 수단을 구비하여 이루어지는 역률 개선수단; 및 상기 역률 개선수단의 상기 출력전압을 입력받아 원하는 출력전압을 제어하기 위하여 비대칭 펄스폭 변조를 이용하는 하프-브리지 플라이백 컨버터 수단을 구비하여 이루어지는 출력전압 제어수단;을 포함하는 것을 특징으로 한다. PDP용 전원장치에 있어서, 입력 맥류전압을 인가받아 다이오드 역회복 특성에 따른 스위칭 손실을 줄이는 스너버 회로 수단과, 일정한 출력전압을 제공하기 위한 부스터 컨버터 수단을 구비하여 이루어지는 역률 개선수단; 및 상기 역률 개선수단의 상기 출력전압을 입력받아 원하는 출력전압을 제어하기 위하여 비대칭 펄스폭 변조를 이용하는 하프-브리지 플라이백 컨버터 수단을 구비하여 이루어지는 출력전압 제어수단;을 포함하는 것을 특징으로 하는 PDP용 전원장치.
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전기·전자 > RF 소자* (F63)
본 발명은 펄스 폭 제어 과정에서 입력 신호의 위상 정보를 일정하게 유지시키고, 디지털 방식을 이용하여 보정하는 펄스 폭 제어 루프 회로에 관한 것이다.; 본 발명에 의한 디지털 방식의 펄스 폭 제어 루프 회로는 입력 클럭 신호(ck_A)의 펄스 폭을 조절하면서 클럭 신호를 발생시키는 클럭 발생기; 상기 클럭 발생기로부터 출력된 클럭 신호(ck_C)와 출력 구동 클럭(clk_out) 사이에 위치하여 출력에 큰 커패시터 부하를 구동시키는 클럭 구동부; 상기 입력 클럭 신호(ck_A)와 상기 출력 구동 클럭 신호(clk_out)의 펄스 폭 정보를 각각 측정하고 비교하여 이를 디지털 코드로 변환하여 펄스 폭 정보를 출력하는 펄스 폭 비교기; 및 상기 입력 클럭 신호(ck_A)와 상기 출력 구동 클럭 신호(clk_out)의 펄스 폭이 동일해 지도록 상기 입력 클럭 신호(ck_A)보다 소정시간 지연된 클럭 신호(ck_B)를 출력하는 클럭 지연 블록;을 포함하고, 상기 펄스 폭 비교기의 디지털 코드에 의해 상기 클럭 지연 블록을 제어하는 것을 특징으로 한다.; 본 발명에 의하면, 펄스 폭의 보정 과정에서 입력 신호에 대해 출력 구동신호의 위상 정보가 변하지 않으며, 펄스 폭 제어 루프는 디지털 방식으로 제어함으로 루프의 안정성 문제를 쉽게 해결 가능하고, 전력 절전 상태에서도 펄스 폭의 정보를 기억 가능하도록 한다. 펄스 폭 제어 과정에서 입력 신호의 위상 정보를 일정하게 유지시키고, 디지털 방식을 이용하여 보정하는 펄스 폭 제어 루프 회로에 있어서, 입력 클럭 신호(ck_A)의 펄스 폭을 조절하면서 클럭 신호를 발생시키는 클럭 발생기; 상기 클럭 발생기로부터 출력된 클럭 신호(ck_C)와 출력 구동 클럭(clk_out) 사이에 위치하여 출력에 큰 커패시터 부하를 구동시키는 클럭 구동부; 상기 입력 클럭 신호(ck_A)와 상기 출력 구동 클럭 신호(clk_out)의 펄스 폭 정보를 각각 측정하고 비교하여 이를 디지털 코드로 변환하여 펄스 폭 정보를 출력하는 펄스 폭 비교기; 및 상기 입력 클럭 신호(ck_A)와 상기 출력 구동 클럭 신호(clk_out)의 펄스 폭이 동일해 지도록 상기 입력 클럭 신호(ck_A)보다 소정시간 지연된 클럭 신호(ck_B)를 출력하는 클럭 지연 블록;을 포함하고, 상기 펄스 폭 비교기의 디지털 코드에 의해 상기 클럭 지연 블록을 제어하는 것을 특징으로 하는 디지털 방식의 펄스 폭 제어 루프 회로.
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일반기술
전기·전자 > 광전자
볼록면(convex) 위스퍼링 갤러리 모드를 이용한 발광 소자, 발광 소자 어레이 및 그 제조 방법이 개시된다. 상기 볼록면 위스퍼링 갤러리 모드를 이용한 발광 소자는 활성영역을 포함한 다수의 층들이 수직으로 적층되는 PIN형 반도체를 이용한 발광 소자에 있어서. 높은 밴드갭 에너지를 가지는 제1 층 및 낮은 밴드갭 에너지를 가지는 제2 층이 교대로 적층됨으로써 다수의 양자 우물들을 가지는 활성영역; 상기 활성영역의 상하에 각각 위치하는 P 분산형 브래그 반사판(P-DBR: P-distributed Bragg Reflection) 및 N 분산형 브래그 반사판(N-DBR: N-distributed Bragg Reflection); 및 상기 PIN형 반도체에 수직으로 형성되는 소정의 직경을 가지는 홀(hole)을 포함하는 발광 소자로, 상기 홀 주변의 활성영역을 따라 다수의 파장을 가지는 빛이 발진하며, 상기 제1 층 및 상기 제2 층은 Al x Ga 1- x As층을 포함하고, 상기 활성영역에 만들어지는 상기 홀의 직경은 보통 수 um 이상의 크기를 가지는 것을 특징으로 한다. 이로써, 폴리이미드 공정, 메탈 공정 등의 후속공정 없이도 고집적 발광 소자 어레이를 제조할 수 있는 효과가 있다. 활성영역을 포함한 다수의 층들이 수직으로 적층되는 PIN형 반도체를 이용한 발광 소자에 있어서, 높은 밴드갭 에너지를 가지는 제1 층 및 낮은 밴드갭 에너지를 가지는 제2 층이 교대로 적층됨으로써 다수의 양자 우물들을 가지는 활성영역; 상기 활성영역의 상하에 각각 위치하는 P 분산형 브래그 반사판(P-DBR: P-distributed Bragg Reflection)과 N 분산형 브래그 반사판(N-DBR: N-distributed Bragg Reflection); 및 상기 PIN형 반도체에 수직으로 형성되는 소정의 직경을 가지는 홀(hole)을 포함하고, 상기 제1 층 및 상기 제2 층은 Al x Ga 1-x As층을 포함하며, 상기 발광 소자는 상기 홀 주변의 활성영역을 따라 다수의 파장을 가지는 빛이 발진하는 것을 특징으로 하는 발광 소자.
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일반기술
전기·전자 > RF 소자* (F63)
본 발명은 다중 위상 클럭의 듀티 사이클(duty cycle)을 보상하기 위한 디지털 회로에 관한 것이다.; 본 발명에 의한 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로는 주기 T인 클럭(Cin)을 입력으로 받아들여서 주기 2T인 기준 클럭(Cref)을 생성하는 토글 플립플롭; 상기 주기 2T의 기준클럭(Cref)을 입력으로 받아들여서 다시 주기 T의 클럭(CoutP)을 생성하는 듀티 보정회로; 상기 출력 클럭(CoutP)의 듀티 에러 양을 측정하여, 듀티 사이클이 50%가 되는 방향으로 디지털 코드 값 DLY를 생성하는 듀티 검출회로; 및 상기 출력 클럭(CoutP)의 상승 에지가 듀티 사이클 보정작용에 상관없이 항상 일정하게 고정되도록 상기 출력 클럭(CoutP)의 위상을 180ㅀ반전시키는 위상 반전기;를 포함함을 특징으로 한다.; 본 발명에 의하면, 넓은 범위의 입력 듀티 왜곡에 대해서 듀티 사이클 보정이 가능하며 또한, 디지털 방식으로 듀티 양을 제어하므로 최대범위 내에서 입력 듀티 에러 양에 무관하게 출력 클럭의 듀티 사이클이 보정된다. 제 1 클럭 주기를 갖는 신호를 입력으로 하여 상기 제 1 클럭 주기의 두 배인 주기를 갖는 기준 신호를 생성하는 플립플롭; 상기 기준 신호로부터 상기 기준신호 주기의 반인 제 2 클럭 주기를 갖는 신호를 생성하는 듀티 보정회로; 상기 제 2 클럭 주기 신호의 듀티 에러 양을 측정하여, 상기 제 2 클럭 주기 신호의 듀티 사이클이 50%가 되도록 제어하는 디지털 코드 값을 생성하는 듀티 검출회로; 및 상기 제 2 클럭 주기 신호의 상승 에지가 듀티 사이클 보정작용에 상관없이 항상 일정하게 고정되도록 상기 제 2 클럭 주기 신호의 위상을 180°반전시키는 위상 반전기;를 포함함을 특징으로 하는 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로.
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일반기술
전기·전자 > RF 소자* (F63)
본 발명은 버스트 모드에서 전송 데이터로부터 클럭 정보 및 데이터 정보를 추출하는 클럭 데이터 복원회로에 관한 것이다.; 본 발명에 의한 버스트 모드(burst-mode) 클럭 데이터 복원장치는 클럭에 동기된 데이터 처리를 위하여 전송데이터로부터 클럭 정보 및 데이터 정보를 추출하는 버스트 모드(Burst-mode) 클럭 데이터 복원회로(Clock Data Recovery: CDR)에 있어서, 입력데이터의 천이가 발생하게 되면, 클럭주기의 반주기마다 반전신호(Dco)를 생성하고 연속되는 DC입력에 대해서는 상기 반전신호(Dco)는 'High' 값을 유지하는 데이터율 보정회로; 상기 데이터율 보정회로와 직렬로 연결되어 상기 반전신호(Dco)에 의해 동작이 제어되는 게이티드-전압제어발진기(GVCO); 및 상기 반전신호(Dco)로부터 입력데이터율을 검출한 후, 소정비트의 디지털 코드 값을 조정하여 상기 데이터율 보정회로의 지연소자와 상기 게이티드-전압제어발진기(GVCO)의 동작주파수가 입력데이터율과 같아지도록 제어하는 데이터율 검출회로;를 포함하고, 상기 게이티드-전압제어발진기(GVCO), 상기 데이터율 보정회로의 지연소자 및 상기 데이터율 검출회로는 PLL(phase locked loop) 루프로부터 출력되는 제어전압(Vcont)를 인가 받는 것을 특징으로 한다. 클럭에 동기된 데이터 처리를 위하여 전송데이터로부터 클럭 정보 및 데이터 정보를 추출하는 버스트 모드(Burst-mode) 클럭 데이터 복원회로(Clock Data Recovery: CDR)에 있어서, 입력데이터의 천이가 발생하게 되면, 상기 클럭의 반주기마다 반전신호(Dco)를 생성하고 연속되는 DC입력에 대해서는 상기 반전신호(Dco)는 'High' 값을 유지하는 데이터율 보정회로; 상기 데이터율 보정회로와 직렬로 연결되어 상기 반전신호(Dco)에 의해 동작이 제어되는 제 1게이티드-전압제어발진기(GVCO); 및 상기 반전신호(Dco)로부터 입력데이터율을 검출한 후, 소정비트의 디지털 코드 값을 조정하여 상기 데이터율 보정회로의 지연소자와 상기 게이티드-전압제어발진기(GVCO)의 동작주파수가 입력데이터율과 같아지도록 제어하는 데이터율 검출회로;를 포함하고, 상기 제 1게이티드-전압제어발진기(GVCO), 상기 데이터율 보정회로의 지연소자 및 상기 데이터율 검출회로는 PLL(phase locked loop)로부터 출력되는 제어전압(Vcont)를 인가 받는 것을 특징으로 하는 버스트 모드(burst-mode) 클럭 데이터 복원장치.
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일반기술
전기·전자 > 전자부품
본 발명은 영전류 스위칭을 통해 역률 개선부의 손실을 감소시키고 출력전압 제어부의 소프트 스위칭(soft switching)을 통해 효율을 향상시키는 저손실형 역률 개선 및 고효율의 전원회로 장치에 관한 것이다. ; 이를 위한 본 발명은, 저손실형 역률 개선 및 고효율의 전원회로 장치에 있어서, 영전류 스위칭을 통해 손실을 감소시키는 역률 개선부; 및 소프트 스위칭(soft switching)을 통해 효율을 향상시키는 출력전압 제어부를 포함하는 것을 특징으로 한다. 저손실형 역률 개선 및 고효율의 전원회로 장치에 있어서, 스너버 회로를 구비하지 않고, 가변 주파수 동작에 따른 부스트 인덕터(L)의 영전류의 검출에 의한 스위칭 방식을 통하여, 부스트 컨버터 출력 다이오드(Da)의 영전류 스위칭을 통해 스위칭 손실을 감소시키는 부스트(boost) 컨버터 회로로 이루어지는 역률 개선부 및 소프트 스위칭(soft switching)을 통해 효율을 향상시키고 일정한 출력전압을 제어하기 위한 하프-브리지 플라이백(half-bridge flyback) 컨버터 회로로 이루어지는 출력전압 제어부를 포함하는 것을 특징으로 하는 전원회로 장치.
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- 2007-08-10
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전기·전자 > RF 소자* (F63)
본 발명은 무한의 위상 이동 기능을 가지는 전압 제어 지연 라인(VCDL)을 기반으로 하는 듀얼 루프 DLL에 대하여 개시된다. 본 발명은 적은 클럭 지터를 위해 아날로그 전압으로 조절되는 VCDL(voltage controlled delay line)을 사용한다. 듀얼 루프 DLL은 외부 클럭에 동기되는 내부 클럭 신호를 발생하기 위하여, 기준 클럭을 수신하여 45° 위상 차를 갖는 다수개의 위상 클럭 신호들을 발생하는 레퍼런스 DLL과, 내부 클럭 신호와 외부 클럭과의 위상 차가 90° 보다 작은 위상 차를 갖도록 다수개의 위상 클럭 신호들 중에서 어느 하나를 선택하고 제1 내지 제3 디지털 코드를 발생하는 코얼스 루프와, 그리고 제1 내지 제3 디지털 코드들에 응답하여 다수개의 위상 클럭 신호들 중에서 두 개를 선택하여 내부 클럭 신호를 외부 클럭에 동기시키는 파인 루프를 포함한다. 외부 클럭에 동기되는 내부 클럭 신호를 발생하는 듀얼 루프 DLL에 있어서, 기준 클럭을 수신하여 각각 제1 위상 차를 갖는 다수 개의 위상 클럭 신호들을 발생하는 레퍼런스 DLL; 상기 내부 클럭신호와 상기 외부 클럭 사이의 위상차가 제2위상차 보다 작게 되도록 상기 다수 개의 위상 클럭 신호들 중에서 어느 하나를 선택하는데 사용되는 제1디지털코드 및 제2디지털코드와 상기 제1디지털코드에 의하여 선택된 위상 클럭 신호에 비하여 상기 제1위상차만큼 빠르거나 늦은 위상 클럭신호를 선택하는데 사용되는 제3디지털코드를 발생하는 코얼스 루프; 및 상기 제1디지털코드 및 제3디지털코드에 응답하여 상기 다수 개의 위상 클럭 신호들 중에서 두 개를 선택하며, 상기 제2디지털코드에 응답하여 상기 선택된 2개의 위상클럭신호들의 진행경로를 선택하게 하여 상기 내부클럭신호를 상기 외부클럭에 동기시키는 파인 루프를 구비하는 것을 특징으로 하는 듀얼 루프 DLL.
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- 2007-08-10
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일반기술
전기·전자 > 계측기기
본 발명의 실시예에 따른 원자현미경 마찰신호의 정량화 방법은, 상기 원자 현미경으로부터 마찰신호를 측정하는 단계와, 원자 현미경으로부터 측정되는 마찰신호에 대한 외팔보의 비틀림 각도의 비(比)로 정의되는 각변환 계수(η)를 구하는 단계와, 상기 각변환 계수(η)로부터 힘변환 계수(κ)를 구하는 단계와, 상기 측정된 마찰신호에 상기 힘변환 계수(κ)를 곱하여 정량화된 마찰력을 구하는 단계를 포함한다. 외팔보의 끝단에 장착된 팁을 분석대상의 표면상에서 이동시키면서 표면의 특성을 검사하는 원자 현미경을 이용하는 방법에 있어서, (a) 평평한 면에서의 수직 항력에 따른 마찰신호(V o )를 측정하는 단계; (b) 최대 마찰신호(V 1 )를 측정하는 단계; (c) 하기 식으로부터 평평한 면에서의 비틀림 각도(θ 0 )를 구하는 단계; 및 [IMAGE 27] , 여기서 a는 평평한 면에서의 마찰신호(V o )에 대한 최대 마찰신호(V 1 )의 비(=V 1 /V o )를 나타내고, b는 팁의 비틀림 중심 높이(H)에 대한 외팔보의 비틀림 강성(k t )의 비(=k t /H)를 나타내며, N s 는 입력되는 수직항력을 나타낸다. (d) 상기 평평한 면에서의 수직 항력에 따른 비틀림 각도(θ 0 )를 마찰신호(V o )로 나누어 각변환 계수(η)를 구하는 단계 를 포함하는 원자 현미경의 각변환 계수 산출방법.
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전기·전자 > 반도체 공정 (B63)
게이트 제어 홀 효과 소자 및 그것을 제조하는 방법이 개시된다. 이 소자는 기판 상에 2차원 전자계를 형성하는 이종접합 구조체를 포함한다. 이종접합 구조체의 일부 영역 상에 길이 방향에 평행 및 반평행하게 자화되기 쉬운 이방성 강자성층이 위치한다. 한편, 이종접합 구조체 상에 강자성층과 이격된 제1게이트 전극들이 위치한다. 이 제1게이트 전극들은 이차원 전자계의 채널영역을 한정하도록 강자성층의 일 단부 앞쪽에서 서로 분리되어 위치한다. 이에 더하여, 이차원 전자계의 전류흐름을 강자성층의 일 단부 아래에 집중시키도록 제2게이트 전극들이 이종접합 구조체 상에 위치한다. 이에 따라, 게이트 전극들에 게이트 전압을 인가하여 홀 효과를 극대화시킬 수 있다. 기판; 상기 기판 상에 2차원 전자계를 형성하는 이종접합 구조체; 상기 이종접합 구조체의 일부 영역 상에 위치하고, 길이 방향에 평행 및 반평행하게 자화되기 쉬운 이방성 강자성층; 및 상기 이종접합 구조체 상에 상기 강자성층과 이격되어 위치하되, 상기 강자성층의 일 단부 앞쪽에서 서로 분리되어, 게이트전압이 인가됨에 따라 상기 강자성층의 일 단부 앞쪽에 상기 이차원 전자계의 채널영역을 한정하는 제1게이트 전극들을 포함하는 게이트 제어 홀 효과 소자.
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- 2007-08-10
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일반기술
전기·전자 > 전자부품
본 발명은 부하가 없는 무부하 동작 상태에서도 일정량 소모되는 대기전력의 최소화를 위한 스위칭모드(switching-mode) 전원장치의 대기전력 절감 장치에 관한 것으로서, 무부하시 변압기의 스위치 동작으로 인한 대기전력의 증가를 줄이고, 입력전압의 변동 시, 보조 전원회로의 전압 변동률을 줄여 무부하 동작 상태에서 대기전력 소모를 최소화할 수 있는 스위칭모드 전원장치의 대기전력 절감 장치에 관한 것이다. 이를 위한 본 발명은, 출력전압의 제어를 위한 포워드 컨버터부; 및 상기 스위칭모드 전원장치가 전원을 제공하는 제어대상회로의 전원 단에 전원을 보조적으로 공급하기 위한 보조전원부를 포함하고, 상기 포워드 컨버터부에 포함되는 일차 결합인덕터와 상기 보조전원부에 포함되는 이차 결합인덕터로 이루어지는 출력인덕터를 포함하고, 상기 이차 결합인덕터로부터 상기 제어대상회로의 보조 전원전압을 얻도록 된 것을 특징으로 한다. 스위칭모드 전원장치의 대기전력을 절감하기 위한 장치에 있어서, 출력전압의 제어를 위한 포워드 컨버터부; 및 상기 스위칭모드 전원장치가 전원을 제공하는 제어대상회로의 전원 단에 전원을 보조적으로 공급하기 위한 보조전원부를 포함하고, 상기 포워드 컨버터부에 포함되는 일차 결합인덕터와 상기 보조전원부에 포함되는 이차 결합인덕터로 이루어지는 출력인덕터를 포함하고, 상기 이차 결합인덕터로부터 상기 제어대상회로의 보조 전원전압이 구해지도록 된 것을 특징으로 하는 스위칭모드 전원장치의 대기전력 절감 장치.
- 보유기관
- 포항공과대학교
- 등록일
- 2007-08-10
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일반기술
전기·전자 > RF 소자* (F63)
디지털 보정을 사용해 수신기의 오프셋 전압을 제거하고, 데이터와 클록 사이의 스큐를 제거하고, 등화 계수 설정을 통해 채널 간 간섭을 제거하는 등화 수신기가 개시된다. 본 발명에 따른 등화 수신기는 데이터를 전송하기 전에 초기 설정 모드에서 송신단에서 보낸 특정 데이터 패턴의 수신단 입력값을 샘플하여 현재와 이전의 데이터를 비교하여 등화 계수를 설정한다. 디지털 보상 기능을 갖는 반도체 메모리의 수신 장치에 있어서, 데이터 전송 속도보다 n 배 큰 주기를 갖는 외부 클록 신호를 입력받고, 360°/n 의 위상 차를 가지고 데이터 변화 구간의 중앙에 내부 클록의 천이부가 위치하는 n 개의 상기 내부 클록을 생성하는 클록 생성부; 초기 설정 모드에서 오프셋 상수를 결정하고, 송신단에서 보낸 특정 데이터 패턴의 수신단 입력값을 샘플하여 현재와 이전 데이터를 비교하여 등화 계수를 결정하고, 외부에서 입력되는 데이터 신호 및 상기 클록 생성부로부터 상기 n 개의 내부 클록 신호를 입력받고, 상기 결정된 등화 계수와 상기 오프셋 상수에 따라 상기 데이터 신호에 대한 디지털 보상을 하는 등화 수신부; 상기 등화 수신부의 출력 신호에 응답하여 상기 클록 생성부의 위상 변경 값을 조절하는 제1 제어 신호 및 상기 등화 수신부의 등화 계수를 조절하는 제2 제어 신호 및 오프셋을 조절하기 위한 제3 제어 신호를 생성하는 FSM 부; 및 상기 제1, 제2 및 제3 제어 신호를 상기 FSM 부로부터 입력받고 저장하기 위한 레지스터를 포함하는 것을 특징으로 하는 수신 장치.
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- 포항공과대학교
- 등록일
- 2007-08-10
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일반기술
전기·전자 > 기타 전기/전자
본 발명에서는 다중 전원 전압 시스템(Multiple supply system)에서 사용이 가능한 레벨 변환 플립플롭(Level converting Flip-Flops)이 개시된다. 본 발명의 실시예에 따른 CP 플립플롭(Complementary Pass transistor based flip-flop)은 저 전원 전압(Low supply voltage)에 의해 구동되는 클럭 지연부, 입력 데이터를 스위칭하는 스위치부 및 하나 이상의 출력신호를 저장하는 래치부를 구비한다. 본 발명의 실시예에 따른 IP 플립플롭(Indirect precharge Flip-Flop)은, 저 전원 전압에 의해 구동되는 클럭 지연부, 접지 전원(Ground)에 스위칭하는 스위치부, 클럭 지연부의 제1 지연 신호에 응답하여 충전되는 예비 충전 신호를 생성하는 예비 충전부, 예비 충전 신호와 상기 클럭 신호에 응답하여 전원 전압에 의한 하이 신호 또는 접지 전원에 의한 로우 신호를 스위칭하는 래치 제어부 및 상기 래치 제어부에 연결되어 하이 신호 또는 접지 전원에 의한 로우 신호를 저장하는 래치부를 구비한다. 본 발명에 따른 CP 플립플롭은 전력 소모가 작고, 본 발명에 따른 IP 플립플롭은 동작 속도가 빠른 효과가 있다. 다중 전원 전압 시스템(Multi supply system)에 이용되는 플립플롭에 있어서, 저 전원 전압(Low supply voltage)에 의해 구동되며 클럭 신호를 반전 지연시켜 출력 신호를 생성하는 클럭 지연부; 복수 개의 스위치를 포함하며 상기 클럭 신호와 상기 클럭 지연부의 출력 신호에 응답하여 입력 데이터를 스위칭하는 스위치부; 및 상기 스위치부의 적어도 하나 이상의 출력신호를 저장하는 래치부를 구비하는 것을 특징으로 하는 플립플롭.
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- 포항공과대학교
- 등록일
- 2007-08-10
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일반기술
전기·전자 > 광전자
본 발명은 이종접합 소자 제작을 위한 게이트층의 선택 에칭 방법에 관한 것으로서, GaAs/Al x Ga 1-x As (x 는 0.1 내지 1.0의 수이다)로 구성된 이종접합 반도체 기판위에 반도체 소자를 제작할 때, 50% 구연산 수용액과 과산화수소를 1:1 내지 3:1 범위의 중량비로 혼합한 용액을 사용하여 GaAs 층만을 선택적으로 에칭하는 본 발명에 따르면, 종래의 건식에칭에 의한 격자결함 형성 등의 단점 및 종래의 습식에칭에 의해 발생되는 에칭의 불균일도 등의 단점을 해결할 수 있으며, 동시에 소자특성의 균일도가 우수한 GaAs HEMT 소자를 제작할 수 있다. GaAs/Al x Ga 1-x As (x 는 0.1 내지 1.0의 수이다)로 구성된 이종접합 반도체 기판의 GaAs층의 에칭 방법에 있어서, 50% 구연산 수용액과 과산화수소를 1:1 내지 3:1 범위의 중량비로 혼합한 용액을 사용하여 GaAs 층만을 선택적으로 에칭하는 방법.
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- 포항공과대학교
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- 2007-08-10
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일반기술
전기·전자 > 계측기기
본 발명은 자속변화를 이용한 철판의 매수감지장치에 관한 것이다.; 본 발명의 자속변화를 이용한 철판의 매수감지장치는 철판의 흡착상태에 따른 전자석의 자속변화를 이용하여 철판의 흡착상태 감지와 흡착된 철판의 매수와 두께를 측정함으로써, 철판이송을 위한 크레인작업의 효율 및 신뢰성을 향상시킴과 동시에 안정성을 확보할 수 있도록하는 것이다. 전자석에 자력을 발생시켜 철판을 흡착이송하는 설비에서 흡착된 철판의 매수를 감지하는 자속변화를 이용한 철판 매수 감지 장치에 있어서, 다수의 박판철판을 적층하여 이루어진 철심과 상기 철심에 감긴 코일로 이루어져 상기 코일로 소정의 전류를 공급하면 소정의 자장을 발생시켜 철판을 흡착하는 전자석; 상기 전자석의 철심 일측부에 소정의 갭공간을 형성하고 설치하여 철심을 중심으로 발생되는 자속변화를 감지하는 자속감지센서; 상기 자속감지센서로부터 감지된 자속변화로부터 자속을 측정하는 자속측정장치; 전류제어신호에 따라 소정의 전류전원을 상기 전자석의 코일로 공급하고 그 전원 공급에 대한 상태신호를 출력하는 전원공급장치; 상기 전원공급장치로부터 전자석으로 출력되는 전류를 검출하는 직류전류검출장치; 상기 전원공급장치로 흡착된 철판에 자계포화가 발생하도륵 전류제어신호를 공급한 후, 상기 직류전류검출장치에 의해 검출된 인가전류 I와, 자속측정장치로부터 출력된 자속값 B으로부터 [IMAGE 5] (여기에서, μ 0 는 자유공간의 튜자율, g는 공기를 통한 자속 경로 길이, N은 전자석 코일의 권선수, I는 인가전류 l iron 은 철판을 통한 자속경로의 길이, μ eff 는 인가 자장하에서의 철판의 실효투자율이다) 에 의하여 전자석에 흡착된 철판의 총두께(l iron )를 구하고, 철판의 평균두께로부터 흡착된 철판매수를 산출하는 제어시스템; 을 구비함을 특징으로 하는 자속변화를 이용한 철판의 매수감지장치.
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- 포항공과대학교
- 등록일
- 2007-08-10
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전기·전자 > 반도체 소자 (B63)
본 발명은, AlGaAs/GaAs의 이종 접합 구조를 포함하는 이종 접합 반도체 소자의 GaAs/AlGaAs 선택적 식각 방법에 관한 것으로서, 습식 식각 방법을 사용하되, 사용되는 식각 용액은 구연산과 시트르산 칼륨을 섞은 용액에 소정 부피비로 과산화수소가 혼합된 용액을 사용한다는 점에 그 특징이 있다. 이와 같은 GaAs/AlGaAs 선택적 식각 방법을 사용하여 비정형 고 전자 이동도 트랜지스터를 제조하는 방법은, 반절연성의 GaAs 기판상에 GaAs 버퍼층, InGaAs 채널층, AlGaAs 스페이서층 및 GaAs 캡층을 순차적으로 형성하는 단계와, GaAs 캡층상에 마스크막 패턴을 형성하는 단계, 및 마스크막 패턴에 의해 상기 GaAs 캡층의 일부 표면이 노출된 개구부를 식각 용액에 담구어 상기 AlGaAs 스페이서층의 일부 표면이 노출되도록 상기 GaAs 캡층을 식각하되, 상기 식각 용액은 구연산과 시트르산 칼륨을 섞은 용액에 소정 부피비로 과산화수소가 혼합된 용액을 사용하는 단계를 포함한다. AlGaAs/GaAs의 이종 접합 구조를 포함하는 이종 접합 반도체 소자의 GaAs/AlGaAs 선택적 식각 방법에 있어서, 습식 식각 방법을 사용하되, 사용되는 식각 용액은 구연산과 시트르산 칼륨을 섞은 용액에 소정 부피비로 과산화수소가 혼합된 용액을 사용하는 것을 특징으로 하는 이종 접합 반도체 소자의 GaAs/AlGaAs 선택적 식각 방법.
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전기·전자 > 반도체 소자 (B63)
본 발명은 고온 초전도체 소자의 제조 방법에 관한 것으로서, 고온 초전도체 단결정을 고온 초전도체 소자에 응용하기 위해서, 조셉슨 접합을 미세 돌기 구조로 형성하여 임계 전류를 감소시킴과 동시에 그에 적합한 전극 접합 방법을 제공함으로써, 고온 초전도체 소자의 조셉슨 접합의 특성의 파악이 용이하고, 전극 형성이 용이하여 제품 생산에 적합하다. 고온 초전도체 단결정을 고온 초전도체 소자로 제조하는 방법에 있어서, 부도체 기판의 상부에 접착층을 이용해서 상기 고온 초전도체 단결정을 부착하는 단계; 상기 고온 초전도체 단결정의 상부에 금속을 적층하여 표면 보호막을 형성하는 단계; 상기 표면 보호막의 전체 두께 및 상기 고온 초전도체 단결정의 일부 두께를 패터닝하여 미세 돌기 구조로 형성하는 단계; 상기 미세 돌기 구조의 측면 및 상기 미세 돌기 구조의 형성으로 노출된 고온 초전도체 단결정의 상부에 절연막을 형성하는 단계; 상기 절연막 및 미세 돌기 구조의 상부에 금속층을 형성하는 단계; 상기 금속층을 패터닝해서 상기 미세 돌기 구조 각각에 대응되게 분리되는 전극을 형성하는 단계를 포함해서 이루어지는 고온 초전도체 소자의 제조 방법.
- 보유기관
- 포항공과대학교
- 등록일
- 2007-08-10
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