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전기·전자 > 집적회로설계 기술 (B63)
현재 다양한 분야에서 이종접합구조의 반도체 소자들에 대한 연구 및 개발이 활발하게 진행되고 있는데, 특히 GaAs는 실리콘에 비하여 전자이동도가 약 5배정도 더 빠르며 전자포화속도도 실리콘의 약 2배인 특성을 나타내고 있다. 이와 같은 GaAs를 이용한 반도체 소자로는 이종접합 바이폴라 트랜지스터(HBT) 및 비정형 고전자 이동도 트랜지스터(p-HEMT) 등이 있다. 건식 식각방법에 의한 p-HEMT의 GaAs 캡층의 식각방법은 GaAs/AlGaAs 층의 선택성이 우수하다는 장점이 있지만 별도의 반응성 이온 식각 장비를 사용하여야 하며 식각시에 이온들과의 충돌에 의해 AlGaAs 스페이서층의 노출 표면이 손상될 수 있다는 문제가 있다. 또한, 습식 식각방법에 의하면 식각 용액의 식각 균일도가 수 십 ㎚ 이상에 달하고, 동시에 GaAs 캡층의 측면이 식각되는 현상으로 인하여 소자의 전기적 특성 및 균일도가 열악해지는 문제점이 있다.본 기술에서는 구연산과 시트르산칼륨용액을 섞은 용액에 과산화수소를 혼합한 식각용액을 통해 이종접합 반도체 소자의 GaAs/AlGaAs를 선택적으로 식각하여 격자결함발생 및 식각불균일 발생을 방지하였고, 이를 이용하여 반절연성의 GaAs 기판상에 다수의 층을 순차 형성하되 AlGaAs 스페이서층의 일부 표면이 노출되게 GaAs 캡층을 식각되게 한 p-HEMT를 제조하여 전기적인 특성의 균일도를 향상시켰다.본 기술에 따르면 습식 식각방법을 사용하여 이종접합 반도체 소자의 GaAs/AlGaAs 층을 선택적으로 식각하되, 1몰 농도의 구연산 및 1몰 농도의 시트르산칼륨을 섞은 용액과 과산화수소를 5:1 내지 8:1의 부피비로 혼합한 식각용액을 사용하여 GaAs/AlGaAs막을 선택적으로 식각하는 방법을 통해 건식 식각에서의 이온들에 의한 격자결함 발생 및 습식 식각에서의 식각 불균일 발생의 단점을 해결하였다.또한, 반절연성의 GaAs 기판상에 GaAs 버퍼층, InGaAs 채널층, AlGaAs 스페이서층 및 GaAs 캡층을 순차적으로 형성한 후 GaAs 캡층상에 마스크막 패턴을 형성하고, 이 마스크막 패턴에 의해 GaAs 캡층의 일부 표면을 노출되게 한 개구부를 식각용액에 담궈 AlGaAs 스페이서층의 일부 표면이 노출되도록 GaAs 캡층을 식각하되, 1몰 농도의 구연산 및 1몰 농도의 시트르산칼륨을 섞은 용액과 과산화수소를 5:1 내지 8:1의 부피비로 혼합한 식각용액을 사용하여 p-HEMT이 제조되기 때문에 전기적인 특성이 향상된 p-HEMT를 제조할 수 있다.
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- 포항공과대학교
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- 2001-05-21
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전기·전자 > 집적회로설계 기술 (B63)
무선 통신 서비스를 위한 주파수 대역이 점차 고주파화 됨에 따라 통신용 소자 제작공정은 점차 복잡하고 어려워진다. 특히 고주파 대역의 통신용 증폭소자로 사용되는 부정규형 고정자 이동도 트랜지스터(PHEMT) 소자에서 소오스(source), 게이트(gate), 드레인(drain) 전극 형성 기술은 소자의 전기적 특성 및 주파수 특성을 좌우하는 핵심 공정이다. 기존의 PHETM 소자는 소자 분리를 위한 메사 에칭(mesa etching) 후 소오스, 드레인, 옴 금속을 증착하고 옴 접촉 형성을위한 열처리를 한 후 게이트 전극을 형성함으로써 제작되는데, 이러한 공정에서는 소오스, 드레인 옴전극 형성 후, 단차가 생긴 기판에 미세한 게이트 패턴을 형성해야 하므로 게이트의 미세패턴 형성이 어렵고 공정의 재현성이 떨어지는 문제점이 있었다.본 기술에서는 게이트 전극을 제작한 후에 팔라듐(Pd)과 게르마늄(Ge)을 차례로 증착하고 열처리하여 옴 전극을 형성하는 자기정렬 게이트 트랜지스터 소자를 제조하여 게이트 전극의 정렬도를 향상시키고 게이트 전극 패턴을 더욱 미세하게 형성할 수 있게 하였다.본 기술에 따르면 게이트 전극을 제작하고, 팔라듐을 100 내지 3000Å의 두께로 증착하되 게르마늄을 200 내지 6000Å의 두께로 순차 증착한 후 200 내지 325℃에서 10초 내지 20분 동안 열처리하여 옴 전극을 형성하도록 하였기 때문에 보다 미세한 패턴으로 자가 정렬된 게이트 전극을 갖는 PHEMT 소자를 제조할 수 있고 제조한 PHEMT 소자는 접촉저항 및 주파수 특성이 향상되어 통신용 소자 등에 유용하게 사용할 수 있다.
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- 포항공과대학교
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- 2001-05-21
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전기·전자 > 집적회로설계 기술 (B63)
본 기술은 믹서의 변환 이득( conversion gain)의 손실을 줄여 선형성을 높이는 믹서(Gibert cell mixer)의 선형화장치에 관한 것이다.일반적으로 믹서는 입력 RF 신호와 로컬 오실레이터(local oscillator: LO)의 신호의 차(IF: 중간주파수)를 얻기 위한 장치이다.본 기술은 입력 RF신호의 밴드내 저주파 2차의 혼변조성분을 거출하고 이를 증폭하여 RF 신호 증폭용 트랜지스터의 출력단 또는 LO스위칭부의 출력단으로 전방궤환(feed-forward)함으로써 RF 신호를 증폭하는 트랜지스터의 비선형 요소에 의해 발생된 혼변조성분을 제거하여 믹서의 변환이득 또는 잡음 특성의 열화로 인한 선형성을 개선할 수 있다.로컬 오실레이터의 신호에 응답하여 스위칭되는 LO스위칭부와, RF신호에 응답하여 구동되는 구동증폭부와, LO 스위칭부의 로컬 오실레이터 신호와 구동증폭부의 RF신호의 차를 검출하여 중간주파수 신호를 발생하는 IF발생부를 갖는 믹서로서, 구동증폭부에 인가되는 RF신호의 밴드내에서 비선형 저주파 혼변조성분을 검출하는 필터링부와, 필터링부에 의해 검출된 저주파 신호가 소정의 이득과 역위상을 갖도록 증폭하는 저주파 증폭부와, 저주파 증폭부의 증폭된 신호를 구동증폭부의 출력단 또는 LO스위칭부의 출력단으로 전방궤환하여 RF신호의 밴드내 혼변조성분을 제거하는 혼변조성분 전방궤환부로 구성된다. 본 기술에 의하면 트랜지스터의 비선형 특성에 의해 발생된 입력 RF의 혼변조 성분을 제거하고자 RF신호의 2차 혼변조성분을 검출하고 이를 소정의 이득과 역위상으로 증폭한후 비선형 특성을 갖는 트랜지스터의 출력단으로 전방궤환시킴으로써 믹서의 변환 이득과 잡음 특성을 향상시켜 믹서의 선형성을 증가시킬 수 있다.
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- 포항공과대학교
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- 2001-05-23
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전기·전자 > 집적회로설계 기술 (B63)
본 기술은 CMOS 3-상태 버퍼 제어 회로에 관한 것으로서, 더욱 상세하게는 풀업 및 풀다운 트랜지스터의 게이트에 인가되는 전압을 온도에 따라 가변되게 한 CMOS 3-상태 버퍼 제어 회로에 관한 것으로, 온도 변화에 무관하게 출력 전류를 흘릴 수 있는 CMOS 3-상태 버퍼 회로를 제공하는데 있다.본 기술에 따른 CMOS 3-상태 버퍼 회로는, 풀업 트랜지스터 및 풀다운 트랜지스터를 포함하는 CMOS 3-상태 버퍼 제어 회로에 있어서, 온도 변화에 대응한 제 1, 제 2 가변 전압을 출력하는 온도 보상형 정전류원과, 제어 신호 및 데이터 신호를 조합하여 제 1,2,3,4 스위칭 신호를 출력하는 3 상태 제어 회로와, 3 상태 제어 회로의 제1,2 스위칭 신호에 따라 제1 가변 전압을 상기 풀업 트랜지스터의 게이트에 인가하는 제 1 전송 게이트와, 제 1 스위칭 신호에 따라 풀업트랜지스터의 구동을 제어하는 제 1 트랜지스터와, 3 상태 제어 회로의 제 3, 4스위칭 신호에 따라 제 2 가변 전압을 풀다운 트랜지스터의 게이트에 인가하는 제 2 전송 게이트와, 제 3 스위칭 신호에 따라 상기 풀다운 트랜지스터의 구동을 제어하는 제2 트랜지스터를 구비한다본 기술은 3 상태 제어 회로에서 풀업 및 풀다운 트랜지스터의 게이트에 인가되는 전압을 온도에 따라 가변되게 하여 온도 변화에 따른 출력 I/O핀에 충전 및 방전되는 전류를 일정하게 하므로써 역기전력 효과에 의한 접지 상승 및 전파 시간 지연 효과를 최소로 유지 할 수 있는 잇점이 있다.본 기술은 종래의 경우처럼 CMOS 3-상태 제어 회로(3)가 직접 풀업, 풀다운 트랜지스터의 게이트 전압을 공급하는 것이 아니라 단지 전송 게이트를 스위칭하는 역할을 행하는 것이다.이와 같이 본 기술은 3 상태 제어 회로에서 풀업 및 풀다운 트랜지스터의 게이트에 인가되는 전압을 온도에 따라 가변되게 하여 온도 변화에 따른 출력 I/O핀에 충전 및 방전되는 전류를 일정하게 하므로써 역기전력 효과에 의한 접지 상승 및 전파 시간 지연 효과를 최소로 유지 할 수 있는 잇점이 있
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- 포항공과대학교
- 등록일
- 2001-05-16
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전기·전자 > 집적회로설계 기술 (B63)
본 기술은 이종 접합 트랜지스터에 관한 것으로, 보다 상세하게는 알루미늄 갈륨비소/갈륨비소 이종 접합 트랜지스터(AlGaAs/GaAs Hetero-junction Bipolar Transistor: 이하 AlGaAs/GaAs HBT라 칭함)의 제조방법에 관한 것이다. 더욱 상세하게는, 알루미늄 갈륨비소 공핍층 (AlGaAs Depleted Layer)을 이용해 베이스 표면 전류를 감소시키는 구조를 갖는AlGaAs/GaAs HBT 의 제조방법에 관한 것으로, 공핍층을 형성시켜 이종 접합 트랜지스터에서의 베이스 표면전류를 감소시키는 구조를 갖는 AlGaAs/GaAs HBT를 제조하는 방법을 제공하고, 종래의 기술에서 필요이상으로 길었던 공핍층의 길이를 적당한 수준으로 줄여 베이스저항의 증가를 가져오지 않고, 베이스 전극과 페시베이션용 공핍층 사이에 존재하였던 간격을 없앨 수 있다. 따라서 본 기술은 베이스 외부표면이 드러나는 것을 방지할 수 있다.따라서 본 기술은 알루미늄 갈륨비소/갈륨비소 이종 접합 트랜지스터의 제조방법에 있어서, 제1갈륨비소층, 알루미늄갈륨비소층, 제2갈륨비소층 및 인듐갈륨비소층을 차례로 적층한 구조물의 인듐 갈륨비소층위에 에미터금속층을 증착하는 단계; 상기 에미터금속층의 하부에 위치한 상기 인듐갈륨비소층을 습식 식각공정하는 단계; 제2갈륨비소층을 건식 식각 공정으로 언더컷하는 단계; 상기 알루미늄갈륨비소층의 알루미늄 갈륨비소층을 공핍층 두께만을 남기고 습식 식각하는 단계; 상기 공핍층을 얻은 뒤 구조물 전면에 실리콘나이트라이드층을 도포하는 단계; 상기 실리콘나이트라이드층을 건식 식각 공정으로 식각해 측면벽(Side Wall)을 형성하는 단계; 상기 실리콘나이트라이드 식각 단계 후 공기중에 노출된 알루미늄 갈륨비소 공핍층을 습식 식각해 제거하는 단계; 상기 남아 있는 실리콘나이트라이드층을건식 식각을 이용해 제거하는 단계; 및 상기 제1갈륨비소층의 양 가장자리부에 베이스 금속층을 자기정렬법으로 증착하는 단계를 포함하는 것을 특징으로 하는 알루미늄 갈륨비소/갈륨비소 이종 접합 트랜지스터의 제조방법을 제공한다본 기술은 알루미늄 갈륨비소 공핍층 (AlGaAs Depleted Layer)을 이용해 베이스 표면 전류를 감소시키는 것이다. 알루미늄 갈륨비소 공핍층을 만드는 데 있어서 이미 발표된 다른 구조에 비해 독특한 것이라면 공핍층의 길이를 결정하는데 있어서 갈륨비소를 식각하는 깊이에 따라 공핍층 길이가 결정되고, 공핍층이 베이스 외부 표면 전체를 패시베이션하고 있으며, 베이스 금속을 자기정렬법(Self-aligned)으로 만들기 위해 실리콘나이트라이드(Si3N4)를 없앤 것이다. 이로써 본 기술은 종래의 기술에서 필요이상으로 길었던 공핍층의 길이를 적당한 수준으로 줄여 베이스저항의 증가를 가져오지 않고, 베이스 전극과 페시베이션용 공핍층 사이에 존재하였던 간격을 없앨 수 있다. 따라서 베이스 외부표면이 드러나는 것을 방지할 수 있다.본 기술의 AlGaAs/GaAs HBT의 제조방법은 알루미늄 갈륨비소 공핍층을 이용하여 베이스표면 전류를 감소시킴으로써 전류이득을 크게하는 효과가 있다. 제조공정상 본 기술은 갈륨비소층을 식각하는 깊이에 따라서 공핍층의 길이가 결정되므로, 실리콘나이트라이드층을 도포한 후의 식각 공정을 이용하여 원하는 공핍층의 길이를 쉽게 얻을 수 있는 장점이 있다. 이에 따라서 제조공정이 수월해지는 효과가 있다
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- 포항공과대학교
- 등록일
- 2001-05-16
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일반기술
전기·전자 > 집적회로설계 기술 (B63)
본 기술은 다층 구조의 초고주파 전송 회로의 소형화 기술에 관한 것으로, 특히, 코플라나(coplanar)형, 스트립라인(strip line)형 및 마이크로스트립라인형의 전송선로(transmission line)를 적절히 이용하여 적층 기판의 수를 줄이면서 부품의 직·병렬 장착이 용이하도록 이루어진 다층 구조의 초고주파 전송회로에 관한 것으로, 접지면으로서 코플라나형의 전송선로 구조를 채용함으로써 최소의 유전체층을 사용하면서 신호 선로의 임피던스의 조절이 용이하며 소자의 직·병렬 장착이 쉬운 다층구조의 초고주파 전송회로를 제공하는 것이다.본 기술은 상층은 신호선로의 양측에 제1접지면을 갖는 코플라나형 전송선로 구조이고, 하층은 상기 코플라나형 전송선로의 제1접지면을 상부 불완전 접지면으로 하고, 상기 상부 불완전 접지면의 하부에 상부 유전체 및 하부 유전체를 적층하고 상기 상부 및 하부유전체들 사이에 신호선로를 삽입하고 상기 하부유전체의 하부에 코플라나형 전송선로 구조의 불완전접지면 또는 제2 완전 접지면을 하부 접지면으로 갖는 스트립라인형 전송선로 구조임을 특징으로 하는 다층 구조의 초고주파 전송회로를 제공하고, 상층은 상부접지면이 없이, 신호선로, 그 신호선로의 하부에 유전체층, 및 그 유전체층의 하부에 하부접지면을 갖는 마이크로스트립라인형 전송선로 구조이고, 하층은 상기 마이크로스트립라인형의 전송선로 구조의 하부접지면으로서 신호선로의 양측에 접지면을 갖는 코플라나형 전송선로 구조임을 특징으로 하는 다층구조의 초고주파 전송회로를 제공한다본 기술의 다층 구조의 초고주파 전송회로는 회로의 대부분이 접지면으로 구성되어 있는 코플라나형 전송선로 구조를 이용하여 상층은 코플라나형, 하층은 스트립라인형의 전송선로구조를 채용하며, 코플라나형 회로의 불완전 접지면에 의한특성 변화를 줄이기 위하여 상유전체층과 하유전체층의 두께차를 둔 오프-센터 스트립라인이다. 따라서 본 기술은 부품의 장착이 매우 용이하며 전송선로의 특성임피던던스의 변화가 쉬운 코플라나형 회로의 장점을 가지면서 사용기판의 수를 줄일 수 있다. 특히 오프-센터 스트립라인을 이용하여 불완전 접지면으로 인한 효과를 줄일 수 있고, 다층구조를 이용한 초고주파 전송회로를 소형화시킬 수 있다.즉, 본 기술에 의한 다층 구조의 초고주파 전송회로는 코플라나형 전송선로를 이용하여 다층구조의 초고주파 전송회로를 소형화하는 기술에 관한 것으로 소자의 장착이 편리하며 적층 기판의 수를 최소화하는 잇점을 가진다. 그리고 오프-센터 스트립라인형을 사용하므로 불완전 접지효과 등과 같은 원하지 않는 기생효과를 없앨 수 있다
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- 포항공과대학교
- 등록일
- 2001-05-16
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일반기술
전기·전자 > 집적회로설계 기술 (B63)
본 기술은 플래쉬 이이피롬장치 및 그 제조방법에 관한 것으로, 특히 프로그램 효율을 향상시킬 수 있는 플래쉬 EEPROM 장치 및 그 제조방법에 관한 것으로, 프로그램 효율이 높으면서도 집적화에 유리한 플래쉬 EEPROM 장치를 제공하고, 플래쉬 EEPROM 장치 제조하는 데 적합한 플래쉬 EEPROM 장치의 제조방법을 제공하는데 있다. 본 기술은 제1도전형의 반도체 기판과, 상기 반도체 기판 표면 근방의 채널 영역을 사이에 두고 그 양 옆에 형성되고, 상기 제1도전형과 반대의 제2도전형의 불순물이 도핑된 소오스 영역 및 드레인 영역과, 상기 소오스 영역과 인접한 상기 채널 영역에 형성되고, 상기 제1도전형의 불순물이 상기 반도체 기판보다 높은 농도로 도핑된 제1불순물 영역과, 상기 드레인 영역과 인접한 상기 채널 영역에 형성되고, 상기 제2도전형의 불순물이 상기 소오스 및 드레인 영역보다 낮은 농도로 도핑된 제2불순물 영역과, 상기 채널 영역 상의 전면에 걸쳐 균일한 두께로 형성된 게이트 절연막과, 상기 게이트 절연막 상의 전면에 걸쳐 형성된 플로팅 게이트와, 상기 플로팅 게이트 상에 순차적으로 형성된 층간절연막 및 조절 게이트를 구비하는 것을 특징으로 플래쉬 이이피롬(EEPROM) 장치를 제공한다본 기술의 플래쉬 EEPROM 장치의 셀은 집적도를 향상시킬 수 있고, 프로그램 효율을 향상시킬 수 있고, 적층형 셀과 동일한 면적으로 제조할 수 있기 때문에 종래의 분리형 게이트 셀에 비해 집적도를 향상시킬 수 있다. 또한, 프로그램 효율을 향상시킬 수 있다
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- 포항공과대학교
- 등록일
- 2001-05-16
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일반기술
전기·전자 > 집적회로설계 기술 (B63)
본 기술은 10 Gbps 광통신 전자소자 칩셋 기술에 관한 것이다.본 기술은 초고주파 AlGaAs/GaAs HBT 소자 기술, 광대역 MMIC 설계 기술, MMIC 칩 공정 기술, 10Gbps 외부변조기 구동회로, 전치증폭기, 리미팅 증폭기 측정 기술등의 칩셋 제조 기술을 제공한다.본 기술은 소량, 다품종, 고부가가치의 특징을 갖는 광송수신단을 구성하는 핵심 전자소자 칩의 국산화를 위한 기술을 제공한다.
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- 한국전자통신연구원
- 등록일
- 2001-05-17
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일반기술
전기·전자 > 집적회로설계 기술 (B63)
본 기술은 PCS 단말기 내에서의 IF 처리용 아날로그 ASIC에 관한 것이다.본 기술은 PCS 단말기의 RF부와 모뎀부와의 중계 기능과, IF/Baseband Quadrature 신호 Rx Mixer, 간섭신호 필터, 4bit 아날로그-디지털 신호변환을 통한 Rx 신호처리기능과, 8bit 디지털-아날로그 신호변환, 간섭신호 필터, Baseband/IF Quadrature 신호 Tx Mixer를 통한 Tx 신호처리기능과, 220.38 MHz Rx VCO, 130.38 MHz Tx VCO, 9.8304 MHz (1.2288 x 8 MHz) CHIPx8 clock 주파수 합성, 시스템 모니터링, 오프셋 컨트롤 기능을 간는 IF 처리용 아날로그 ASIC 기술을 제공한다.본 기술은 CDMA 단말기의 IF 아날로그 ASIC 설계기술과, 고속/고주파 Mixer, 저전력 필터, 고성능 COMS AD/DA 신호변환기 설계 기술 및 저 잡음 VCO/PLL 을 사용한 주파수 합성기 기술등 무선통신 관련 아날로그 ASIC 개발을 위한 기능 블록별 회로설계 기술을 제공한다.
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- 한국전자통신연구원
- 등록일
- 2001-05-17
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일반기술
전기·전자 > 집적회로설계 기술 (B63)
본 기술은 ATM 셀 스위칭 소자 집적회로 설계 기술에 관한 것이다.본 기술은 Routing buffer +2ASBI로 STM-1 포트 16x16스위치(2.5Gbps throughput), ASBI 2개로 2,048 셀 버퍼링, 각 입력 포트별로 셀 동기 제공, In-band signaling 경로 및 Back-pressure 정보 제공, 범용 32 bits microprocessor 정합 제공, 버퍼, 포트, 경로에 대한 built-in 시험 기능 제공, 각 기능 고장 위치 파악 정보 제공 특성을 갖고, ACE256 ATM 교환기 및 ACE64 ATM 교환기에 응용할 수 있는 ASBI(ATM nibble-slieced Shared Buffer Integrated circuits) 기술과, HCSI 1개로 STM-1 포트 16x16스위치(2.5Gbps throughtput), HCSI 1개로 1,024 셀 버퍼링 및 16개의 512셀 라우팅 버퍼링, 각 입력 포트별로 셀 동기 제공, 셀 손실 및 폭주 제어, In-band Signaling 경로 및 Back-pressure 정보 제공, 범용 32 bits Microprocessor 정합 제공, 버퍼, 포트, 경로에 대한 built-in 시험 기능 제공, 각 기능 고장 위치 파악 정보 제공 특성을 갖고, ACE256 ATM 교환기 및 ACE64 ATM 교환기에 응용할 수 있는 HCSI(Hexa-port Cell Switch Integrated circuits) 기술을 제공한다.특허등록 : 146441, 146546, 147137, 151917, 168943, 194626, 236979본 기술은 ACE System을 이용한 초고속국가망을 구축할 수 있는 기반기술로 활용되어 질 수 있다.
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- 한국전자통신연구원
- 등록일
- 2001-05-17
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일반기술
전기·전자 > 집적회로설계 기술 (B63)
현재 가장 많이 쓰이는 Au/Ge계 옴 접촉은 깊이 방향뿐만 아니라 각 전극간의 측면 확산이 심하여 서브-미크론(sub-micron) 소자의 개발에 어려움을 더해주고 있으며, 또한 집적도가 향상됨에 따른 옴 접촉면적에서의 접촉저항의 불균일로 인하여 전류-전압의 직선적 관계가 벗어나서 소자의 오동작을 일으키는 요인으로 지적되고 있다. 이에 따라 깊이방향뿐 아니라 측면 방향으로의 확산도 억제되며 고온 장시간에서도 열 안정성을 지닌 개선된 옴 접촉성을 가진 옴 전극의 개발이 필요하다. 이러한 단점을 보완하기 위해 개발된 Pd/Ge계 옴 전극은 Au/Ge계 옴 전극과 달리 옴 접촉이 고상 재결정(solid phase regrowth)에 의해 형성되어 옴 접촉저항의 균일도 및 재현성이 우수하며 옴 접촉이 형성되는 온도가 300℃ 내외로 Au/Ge계 옴 접촉의 400℃에 비해 훨씬 낮아 열처리시 As의 방출이 일어나지 않는다는 장점을 갖고 있으나, Pd/Ge계 옴 접촉은 Au/Ge계에 비해 옴 접촉저항이 높은 단점을 갖고 있다.본 기술에서는 Ge/Pd/PHEMT 구조 위에 As의 외부 확산을 억제시키기 위해 확산 방지막인 Ti층과 접촉저항을 낮출 수 있는 Au층을 추가적으로 증착하여 접촉저항을 낮게 하면서도 열 안전성을 향상시키도록 하였다.본 기술에 따르면 PHEMT 기판 위에 Pd, Ge, Ti 및 Au층을 차례로 증착하여 Au/Ti/Ge/Pd/PHEMT의 구조로 금속 박막층을 형성한 후, 이를 380℃ 내지 540℃ 범위의 온도 및 90% O2, 10% H2 분위기에서 급속 열처리하되 Au층 및 Ti층은 100 내지 2000Å 범위의 두께로 형성시키고 Ge층 및 Pd층은 200 내지 2000Å 범위의 두께로 형성시켜 접촉저항을 낮춤과 동시에 열 안전성을 향상시켰기 때문에 기존의 Ge/Pd 구조의 옴 전극에 비해 더 작은 최소 접촉저항을 달성할 수 있다.
- 보유기관
- 포항공과대학교
- 등록일
- 2001-06-26
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일반기술
전기·전자 > 집적회로설계 기술 (B63)
본 기술은 반도체 공정을 이용하여 자체의 전력공급원으로써 박막형 전지를 가지는 전기 및 전자소자를 제작하는 방법에 관한 것이다.기존의 전기 및 전기소자에 대한 전력공급원으로 사용되는 박막형 전지는 비록 그 자체의 크기가 작더라도 어떠한 소자와 동일한 평면 또는 소자와 수평적으로 배치될 때에는 기억소자와 박막전지 사이에 연결선이 필요하며, 따라서 박막전지가 차지하는 실제 유효공간 및 소자의 전체적인 크기가 상당히 커짐으로써, 소자의 집적화에 제한을 가져올 수 있다는 문제가 있다.반면, 본 기술에서는 박막형 전지를 소자 위에 적층식으로 형성함으로써, 소자가 차지하는 면적을 극소화하여 고도의 집적화를 이룰 수 있다.본 기술에 의한 전기 및 전자소자는 박막형 전지를 구비하는 전기 또는 전자소자에 있어서, 박막형 전지가 소자의 상단면 위에서 소자와 접하여 적층식으로 형성되도록 구성되어 있다.본 기술에 의한 전기 및 전자소자 제작방법은 반도체 기판상에 위치하는 전기 또는 전기소자의 상단면 위에 부도체를 증착하여 소자 주위에 인캡슐레이션막을 형성하는 단계, 포토레지스터 증착 및 선택적 식각공정을 통하여 소자의 전극을 덮고 있는 인캡슐레이션막 부분을 제거하여 전극을 노출시키는 단계, 식각된 인캡슐레이션막 부분에 전도성물질을 증착함으로써, 소자 전극을 인캡슐레이션막의 외부표면까지 연장하는 단계 및 인캡슐레이션막 및 전극으로 이루어진 소자의 상단면 위에 박막전지를 형성하는 단계로 이루어져 있다.이와 같이 이루어진 본 기술에 의하면, 전기 또는 전기소자의 전력공급원으로 사용되는 박막형 전지를 소자의 상부표면 상에 적층식으로 제작하여, 기판등에서 전지가 차지하는 공간을 제거함으로써, 소자가 차지하는 공간이 극소화되고, 소자의 집적도를 높일 수 있다. 또한, MEMS 소자와 같은 마이크로닉 소자의 초소형 전력공급계로 이용될 수도 있다.
- 보유기관
- 한국과학기술연구원
- 등록일
- 2001-06-07
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일반기술
전기·전자 > 집적회로설계 기술 (B63)
본 기술은 미세 가공기술을 이용하여 고밀도의 미세 반사체를 제조하고 이를 박막 전계발광 구조와 결합하여 전계발광 소자의 측면으로 방출되는 광만을 활용하여 제조되는 신규한 표시소자와 그 제조 방법 및 전계발과 소자와 전기장 방출 소자의 장점을 결합한 새로운 표시소자의 구조 및 제조방법에 관한 것이다.기존의 전계발광 표시 소자는 전계발광 박막 적층구조의 표면으로부터 방출되는 가시광을 이용한 평판표시장치인데, 이러한 전계발광 표시 소자는 발광층의 모체(예를 들면, ZnS)의 광굴절율이 매우 높아 발광층 내부에서 발생된 빛의 90% 이상이 절연층과의 계면에서 발광층의 모체(예를 들면, ZnS)의 내부로 전반사되어 포획되게 되고 포획된 빛은 다결정상의 발광층 내부로 전파해 갈 때 점차로 감쇠되어 간다는 문제가 있다.반면, 본 기술에서는 기존의 전계발광 구조 및 표시장치에서 고려하지 않았던 발광층의 측면으로 방출되는 가시광을 이용하기 위하여 측면광을 반사시키기 위한 고밀도의 미세 반사체를 도입하고 반사체의 재료로서 폴리실리콘, 실리콘, 고융점 금속을 사용한 자체 발광형 표시소자의 설계 및 방법을 구현할 수 있다.본 기술에 의한 전계발광 표시 소자는 고밀도 미세 반사체, 하부 절연층, 발광층, 상부 절연층 및 배면 전극으로 구성되어 있다. 고밀도 미세 반사체는 Si, poly-Si 및 Mo, Cr, Ta, W, Cu, Ti 또는 Al로 이루어진 그룹에서 선택된 고융점 금속, 규화물로 구성되어 있다. 발광층은 ZnS, SrS, CaS, CaGa2S4, SrGaS4 또는 BaGa2S4 등이나 이들의 혼합물을 모체로 하고 Mn과 같은 전이 금속 또는 Cu, Tb, Ce, Pb, Tm, Eu 또는 Pr 등의 희토류 등을 첨가한 단일 발광막이나, 다층발광막으로 구성되어 있다. 하부 절연막 및 상부 절연막은 SiOxNy, SiO2, Ta2O5, Si3N4, TiO2, BaTa2O6, Al2O3, BaTiO3 또는 SrTiO3으로 이루어진 단일 또는 적층구조로 구성되어 있다.본 기술에 의한 전계발광 표시 소자의 제조방법은 기판 위에 산화막을 성장시키는 단계, 산화막을 마스크로 이용하여 패터닝하는 단계, 실리콘 기판을 에칭하여 반사체를 형성하는 단계, 샤프닝 산화를 통하여 반사체를 뽀족한 팁모양으로 형성하는 단계, 상부에 하부 절연층, 발광층, 상부 절연층 및 배면 전극을 순차적으로 형성하는 단계, 반사체위에 형성된 하부 절연층, 발광층, 상부 절연층 및 배면 전극을 리프트 오프하여 제거하는 단계로 구성되어 있다.이와 같이 이루어진 본 기술에 의하면, 현재 전기장 방출 표시소자와 같은 분야에서 고정세 표시장치를 위하여 개발되는 팁 제조기술을 전계발광 소자 기술과 결합시킴으로써, 팁의 밀도가 고정세화되는 만큼 단위화소당의 반사체 개수가 증가되는 효과가 발생하여 발광효율과 휘도가 개선될 수 있다.
- 보유기관
- 한국과학기술연구원
- 등록일
- 2001-05-04
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일반기술
전기·전자 > 집적회로설계 기술 (B63)
본 기술은 휴대전화, 노트북PC, DC-DC 변화기 등의 수요가 급증함에 따라 저 전압에서 대전류를 제어할 수 있는 고집적화 전력소자에 관한 것이다. 현재 국내 고집적화 전력소자의 수요량은 약 3500만개이고, 국외 리튬이온 이차전지의 세계적 수요량은 2004년도에는 10억개 이상의 전력소자가 필요하다고 예상된다. 본 기술은 전력소자의 필요에 따라 기존의 수평게이트 채널구조를 갖는 DMOS전력소자보다 단위 면적당 많은 소자를 직접화하는 수직게이트 채널 구조를 갖는 DMOS 전력소자를 사용한다. 본 기술의 전력소자는 수직게이트 채널구조로 고집적화하여 전력소자의 주요변수인 ON-저항값을 낮출 수 있어 낮은 전압에서도 대전류를 구동할 수 있는 전력소자다. 본 기술에 따른 전력소자의 전량은 수입에 의존하는 국내 현황으로써 트랜치게이트 DMOS 전력소자 제조 기술 확보는 150억원 이상의 수입 대체 효과가 기대된다. 또한 정보통신 기기의 대외 경쟁력 강화에 기여할 것이고 DC-DC 변화기 및 모터 등 여러 분야에 활용함으로써 경제적 효과가 크다. 향후 정보통신기기의 급진적인 발전으로 3000억원 이상의 대규모의 시장창출이 예상되어 경제적 효과가를 증대시킬 수 있다.
- 보유기관
- 한국전자통신연구원
- 등록일
- 2001-05-10
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일반기술
전기·전자 > 집적회로설계 기술 (B63)
본 기술은 이종접합 바이폴라 트랜지스터(Heterojunction Bipola Transisters ; HBT라 약칭함)의 제조방법에 관한 것으로, 특히 단위 능동 소자를 방사형상으로 배치하여 열적 특성을 개선한 기어형 이종접합 바이폴라 트랜지스터(Gear-shapedHeterojunction Bipola Transisters ; GSHBT라 약칭함) 의 제조방법에 관한 것으로, 단위능동소자를 방사형상으로 배치하고 단위능동소자를 공중배선 공정(Airbridge plating)과 비아홀(Via-hole)을 통해 접지와 최단거리로 연결함으로써 단위능동소자에서 발생하는열을 골고루 분포시키고 열을 효율적으로 방사시켜 HBT의 열적특성을 개선하고 신뢰도를 확보할 수 있는 기어형 이종접합바이폴라 트랜지스터(Gear-shaped Heterojunction Bipola Transisters)의 제조방법을 제공하는데 목적이 있다.따라서 본 기술은 다수개의 단위능동소자를 방사형상으로 배열하여 기어형 이종접합 바이폴라 트랜지스터를 형성한 후 절연영역 상면에 크롬(Cr)을 얇게 증착하고 그 상면에 금(Au)을 증착하여 리프트오프(Lift-off) 공정에의해 금속패드를 형성하며, 접촉창 마스크로 접촉창을 형성한 후 공중배선공정을 통하여 단위능동소자의 에미터 전극을 패드전극에 연결하며, 상기 기판의 뒷면을 연마하고 반응성 이온식각(Reactive Ion Etching ; RIE) 공정으로 비아홀을 형성한 후, 금으로 뒷면을 도금하여 금속패드와 접지를 연결하는 공정으로 실현되는 기어형 이종접합 바이폴라 트랜지스터제조방법을 제안한다.본 기술은 단위능동소자를 방사형상으로 배치하여 소자에서 발생되는 열을 골고루 분포시켜 모든 단위능동소자가 비슷한 온도 분포를 갖도록함으로써 고출력 HBT에서 발생하는 열파괴현상을 효과적으로 방지할 수 있다.또한, 이와같은 GSBT는 단위능동소자와 접지사이를 공중배선 공정 및 비아홀을 통해 열원을 접지에 최단거리로 연결함으로써 접지 인덕턴스를 최소화하고 단위능동소자에서 발생되는 열을 효율적으로 방사시켜 고출력 HBT의 열적 특성을 개선하여 고출력 기어형 HBT의 신뢰도를 확보할 수 있다. 아울러 같은 출력의 HBT를 제작하는데 있어서 GS HBT는 종전의 HBT에 비해 면적을 크게 줄일 수 있는 효과를 얻을 수 있다.
- 보유기관
- 포항공과대학교
- 등록일
- 2001-05-16
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일반기술
전기·전자 > 집적회로설계 기술 (B63)
본 기술은 1~2GHz 대역 RF CMOS 집적회로 기술에 관한 것이다.본 기술은 CDMA 경쟁력 강화를 위한 핵심 RF 부품 개발의 필요성과 핵심기술발굴 및 원천성 확보, 이동통신 단말기 기술의 경쟁력 강화를 목적으로 RF CMOS IC 관련 소자 및 설계등의 제반 기술 제공한다.본 기술은 Cellular 단말기용 RF CMOS Rx/Tx IC 설계 기술 및 1~2GHz 대역 RF CMOS 소자 기술에 대한 IC 설계 도면, 측정분석 결과서 및 관련 기술 문서를 제공한다.본 기술은 RF CMOS IC의 저가격화에 의한 수요증가 및 부품 대체 효과와 세계 무선반도체 시장/기술 경쟁에 주도적 역할, 국내 CMOS Foundry 의 재활용 및 고부가가치화, 국내 비메모리 반도체 설계기술의 기반 확대의 효과를 기대할 수 있다.
- 보유기관
- 한국전자통신연구원
- 등록일
- 2001-05-17
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일반기술
전기·전자 > 집적회로설계 기술 (B63)
본 기술은 정보통신기기등에 사용되는 수동소자 내장형 MCM-D기술에 관한 것이다.기존의 모듈제조 방법인 PCB 기판상에 개별적으로 패키지 된 부품들을 조립하는 방법 대신, 다중칩 모듈(Multi-Chip Module, MCM) 기술을 활용하여 패키지 되지 않은 다이(die)상태의 칩(chip)과 L,R,C 등의 수동소자들을 MCM 기판에 내장시켜 모듈화 할 경우 소형 경량화 및 고속화를 실현할 수 있는 기술 제공을 그 목적으로 한다.본 기술은 폴리머 절연막 공정 및 via 형성 기술, 고속 금속 신호배선 형성기, L,R,C 수동소자 구조 및 내장 공정 기술을 제공함으로써 멀티칩 모듈을 제작하기 위한 MCM-D 기판 제작 및 기판에 수동소자를 내장시키는 공정기술을 제공한다.본 기술은 정보통신기기의 소형 경량화, 고속화 추세에 따른 구성부품 및 모듈의 소형화를 실현할 수 있으며, 개별 패키지에 의한 기생성분 영향 감소로 전기적 특성 향상를 기대할 수 있다.
- 보유기관
- 한국전자통신연구원
- 등록일
- 2001-05-17
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일반기술
전기·전자 > 집적회로설계 기술 (B63)
본 기술은 FMDI(주파수 체배 및 분배용 ASIC) 및 BNNI(B-ISDN 물리계층 ASIC)에 관한 것이다.본 기술은 국내 ATM 교환기 전용으로 기 실장되어 있으며 대체품이 없는 FMDI와 ATM물리계층 처리용 범용 ASIC으로 기존의 2~3개 외국 제품과 동등 수준의 성능을 보이는 BNNI 설계기술 제공을 목적으로 한다.본 기술은 주파수 체배 및 분배용 ASIC으로 250MHz 및 19.44MHz PLL(Phase Locked Loop), 클럭신호 감시, 절체 및 분배, Analog-Digital Mixed Signal ASIC, VHDL Design for Digital Block, Standard CMOS Technology를 갖는 FMDI 설계기술 및 B-ISDN 물리계층 ASIC으로 ITU-T Recommendation I.432 Compliance, Include 155.52MHz PLL, 155.52MHz Data & Clock Recovery, STM-1 Frame Processing(ATM TC Sublayer), UTOPIA Interface Compliant to ATM Forum, 4 ATM Cell Deep FIFO Buffer in both Tx & Rx, Generic 8Bit Microprocessor Interface, VHDL Design for Digital Block, Standard CMOS Technology를 갖는 BNNI 설계기술을 제공한다.본 기술중 FMDI는 국내 ATM 교환기 전용으로 기 실장되어 있으며 대체품이 없으며, 성능 개선 및 기능변경으로 범용 클럭칩화 하여 시장 확대 가능성을 기대할 수 있고, BNNI는 기존의 2~3개 외국제품과 동등 수준의 성능으로 평가 되어, 기존 제품과 핀 호환성이 있도록 재설계하면 시장 확대 가능성이 높음으로 수출 및 수입대체 효과가 있다.
- 보유기관
- 한국전자통신연구원
- 등록일
- 2001-05-17
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일반기술
전기·전자 > 집적회로설계 기술 (B63)
본 기술은 단일 기판 상에 문턱 전압이 균일한 E/D 모드(p-)HEMT 및 그 제조방법에 관한 것이다.기존의 HEMT 구조에서 디플리션 모드 HEMT의 장벽층 두께는 비교적 정확하게 조절될 수 있으며, 따라서 문턱 전압의 균일도가 비교적 용이하게 확보될 수 있다. 이는 게이트 식각 공정을 할 때 식각을 해야 하는 오믹층이 장벽층과 다른 물질로 이루어져 있기 때문에 선택적으로 습식 또는 건식 식각을 통해서 오믹층만을 정확히 식각해 낼 수 있기 때문이다. 그러나, 인핸스먼트 모드 HEMT의 제조를 위해서는 같은 물질로 이루어진 장벽층을 식각하여 얇게 만들어야 하므로 정확한 두께의 조절이 용이하지 않고 균일도가 떨어져서 문턱 전압이 균일하지 않으며 수율 높은 MMIC의 구현이 어렵다는 문제점이 있다.따라서, 본 기술은 장벽층의 두깨 조절을 정확하게 함으로써, 문턱 전압이 균일한 단일접적 E/D 모드 HEMT 및 그 제조방법을 제공하고자 한다.본 기술에 의한 단일접적 E/D 모드 HEMT는 반도체 기판 상에 순차적으로 형성되는 버퍼층, 채널층, 스페이서층, 제1 장벽층, 제2 장벽층, 제3 장벽층 및 제3 장벽층과 오믹접촉하는 오믹층과, 제3 장벽층이 노출되도록 오믹층이 식각되어 형성되는 제1 노출영역과, 제2 장벽층이 노출되도록 오믹층 및 제3 장벽층이 식각되어 형성되는 제2 노출영역 및 제1 노출영역 및 제2 노출영역에 각각 형성되는 상에 형성된 게이트 전극을 구비한다.본 기술에 의한 단일접적 E/D 모드 HEMT 제조방법은 반도체 기판 상에 순차적으로 형성되는 버퍼층, 채널층, 스페이서층, 제1 장벽층, 제2 장벽층, 제3 장벽층 및 제3 장벽층과 오믹접촉하는 오믹층을 순차적으로 형성하는 결정성장 단계와, 제3 장벽층이 노출되도록 오믹층을 식각하여 제1 노출영역을 형성하는 단계와, 제2 장벽층이 노출되도록 오믹층 및 제3 장벽층을 식각하여 제2 노출영역을 형성하는 단계 및 제1 노출영역 및 제2 노출영역 상에 게이트 전극을 각각 형성하는 소자제작 단계를 포함한다.이와 같이 이루어진 본 기술에 의하면, 매우 간단하고 경제적인 선택적 습식 식각 공정을 통하여 균일한 특성을 갖는 단일 집적화된 E/D 모드 HEMT 소자의 제조가 가능하다. 또한, MMIC의 수율을 향상시켜 제품 경쟁력을 향상시킨다. 또한, 단일집적 E/D HEMT의 제2 장벽층은 게이트 금속과의 전위장벽값을 증가시켜서 요구되는 인핸스먼트 HEMT 소자의 문턱 전압을 얻기 위한 전체 장벽층 두께를 증가시켜, 인핸스먼트 HEMT의 게이트 정전 용량의 감소를 통해 트랜지스터의 속도 특성을 향상시킨다.
- 보유기관
- 특허법인충정
- 등록일
- 2001-05-18
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일반기술
전기·전자 > 집적회로설계 기술 (B63)
본 기술은 MOS 반도체 소자 제작에 필수적인 고 유전율 게이트 절연막을 포함하는 게이트의 형성방법에 관한 것이다.기존의 금속 산화물 막의 증착공정에서 조성비가 정확하게 맞지 않으면, 산소공공이 발생하여 금속 산화물 막의 누설전류를 증가시키는 문제가 생기게 된다. 따라서, 이를 줄여주기 위해 후속 산소 열처리 공정이 반드시 필요하다. 그러나, 이러한 후속 열처리 및 계면 산화층의 존재는 유효 절연막의 두께를 증가시켜서 차세대 소자의 요구조건인 유효 두께 15Å 이하의 고유전율 절연막을 형성하기 매우 어렵게 한다.따라서, 본 기술은 스퍼터링이나 CVD 공정에 의하지 않은 고유전율 금속 산화물 막을 포함한 반도체 소자의 게이트를 형성하고자 한다. 또한, 조성비가 맞을 뿐 아니라 상대적으로 우수한 계면 특성을 갖는 금속 산화물 막 및 금속 실리사이드를 포함한 반도체 소자의 게이트를 형성하고자 한다.본 기술에 의한 반도체 소자의 게이트의 형성방법은 실리콘 기판 상에 질소가 첨가된 실리콘 산화막을 형성하는 단계와, 질소 첨가 실리콘 산화막 상에 금속층을 증착하는 단계와, 금속층을 열처리하는 단계를 구비하고, 질소첨가 실리콘 산화막/금속 산화물 절연막/금속 게이트 전극으로 이루어져 있다. 질소 첨가 실리콘 산화막의 형성단계는 실리콘 기판 상에 SiO2 절연막을 형성하는 단계와, SiO2 절연막을 NH3 분위기에서 열처리하는 단계를 구비한다.이와 같이 이루어진 본 기술에 의하면, 누설전류 특성이 우수하고 소자 적용시 이동도 감소를 방지할 수 있는 반도체 소자를 제조할 수 있다.
- 보유기관
- 특허법인충정
- 등록일
- 2001-05-18
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