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전기·전자 > 반도체 소자 (B63)
* 배경일반적으로, 갈륨나이트라이드 발광소자에서 p형 오믹 전극은 금막(Au) 상에 니켈막(Ni)을 적층하여 형성한 니켈막(Ni)/금막(Au)을 주로 사용한다. 열처리 후 오믹 전극의 접촉 저항이 약10 -4 Ωcm 2 으로 낮으며, 니켈층이 투명한 니켈산화층(NiO)으로 바뀌게 되어 빛을 쉽게 통과시킬 수 있고 금층(Au)은 전극의 측면 전도도를 증가시킨다. 두께가 10nm의 니켈막/금막 오믹 전극은 300∼500 nm 영역의 빛에 대한 투명도가 약 80%로 뛰어나다. 하지만 니켈막/금막 오믹 전극은 오믹 형성을 위한 고온 열처리시 금(Au)의 내부확산으로 인해 접촉특성이 저하되어 열적 안정성이 좋지 못하고 금층의 측면 분포 또한 균일하지 못하다는 단점이 있다.* 개요 및 목적본 기술은 낮은 접촉 저항을 가지면서 빛의 투과도가 뛰어나며 열적으로도 안정한 갈륨나이트라이드계(GaN based) 광소자의 p형 오믹 전극을 제공하고 제조하였다.*특징기판상에 형성된 P형 갈륨나이트라이드층과 이 사이에 형성된 P형 오믹 전극으로 이루어지되, 이는 루테늄 산화막, 이리듐 산화막 또는 오스미움 산화막으로 구성하는 것을 특징으로 하는 갈륨나이트라이드계 광소자이다.* 효과갈륨나이트라이드계 광소자의 p형 오믹 전극 및 그 제조방법을 제공한다. 본 기술의 갈륨나이트라이드계 광소자의 p형 오믹 전극은 루테늄막, 이리듐막, 오스미움막과 같은 루타일 구조로 변화되는 금속막 또는 이들의 산화막을 이용하거나, 루테늄막을 기초층으로 하고 루테늄막 상에 니켈막, ITO막 또는 AgO막을 형성한 이중막으로 생긴다. 이렇게 생긴 갈륨나이트라이드계 광소자의 p형 오믹 전극은 p형 갈륨나이트라이드층과 낮은 접촉 저항을 가지면서도 빛의 투과도가 뛰어나며 열적으로도 안정하다.
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- 2006-04-20
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전기·전자 > 반도체 소자 (B63)
발명은 Ni/Sb/Au 금속화 공정을 이용한 n-type 실리콘 게르마늄 반도체 기판에서 저 접촉저항 오믹 메탈 전극 구조 및 제조 방법에 관한 것이다. 즉, 본 발명은 실리콘 게르마늄 반도체 기판에서의 메탈 전극 제조에 있어서, 실리콘 게르마늄 층상에 실리콘 캡핑 레이어를 형성하지 않고, Ni/Sb/Au 구조의 금속 전극을 직접 형성한 후, 열처리에 의한 Ni 실리사이드 형성 및 Sb 도핑효과의 결합을 통해 반도체 기판과 메탈 전극간 저 접촉 저항 특성을 구현할 수 있도록 하는 이점이 있다. 또한 상기 저 접촉 저항 특성을 이용하여 소오스와 드레인 전극을 증착하고, 열처리를 통해 오믹 접합을 형성시킨 후, 게이트 전극을 형성하는 일반적인 HEMT 제작 공정과는 반대로 게이트 전극을 소오스 및 드레인 전극 형성전에 형성하므로 폭이 더 미세한 게이트 전극의 형성이 가능하게 되며, 특성의 개선이 용이하게 되는 이점이 있다실리콘 게르마늄 반도체 기판에서의 저 접촉저항 구현을 위한 메탈 전극 구조에 있어서, 실리콘 서브스트레이트와, 상기 실리콘 서브스트레이트층상에 형성되는 실리콘 시드 층과, 상기 실리콘 시드 층상에 형성되는 실리콘 게르마늄 층과, 상기 실리콘 게르마늄 층상에 저항 접촉을 위한 NI 층과, 상기 니켈 층상에 증착되며 니켈 층에의 도펀트 작용을 위한 SB 층과, 상기 안티몬 층상에 증착되어 전극을 연결하는 AU 층 을 포함하는 실리콘 게르마늄 반도체 기판에서 저 저항 메탈전극 구조에 관한 발명이다.
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- 2006-06-12
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전기·전자 > 반도체 소자 (B63)
본 발명은 망간이 도핑된 강자성 산화아연 및 그 제조방법에 관한 것으로, 보다 상세하게는 산화아연 박막의 성장시 망간을 첨가함으로써 강자성을 갖게 되는 산화아연과 그 제조방법에 관한 것이다.본 발명은 결과물중 금속의 총몰수를 기준으로 망간(Mn)이 0.01∼50 몰%가 되도록 산화아연에 망간이 고용된 것을 특징으로 하는 산화아연계 강자성 물질을 제공한다. 본 발명에 따른, 망간(Mn)이 도핑된 산화아연은 성장시 적정량의, 즉 산화망간 상이 분리되지 않을 정도의 망간(Mn)을 첨가함으로써, 강자성을 띄는 반도체 물질을 합성하여 다양한 광소자 및 전자 소자에 효율적으로 사용될 수 있다.망간이 첨가된 산화아연에서는 강자성 현상이 보고된 바 없었으나 본 연구에서 신규하게 망간(Mn)을 산화아연에 첨가함으로써 강자성 현상을 보이는 산화아연을 발명하였으며 이러한 기술을 토대로 반도체의 강자성을 이용하는 모든 소자에 응용이 가능하다. 망간이 첨가된 산화아면의 박막 발명 및 제조 기술과 특성 연구는 DMS(Diluted Magnetic Semiconductor) 소자 제조를 위한 기술적 기반 확보에도 크게 기여할 것이다. 이러한 연구 개발에 따른 재료 공정 기술 개발과 전자 구조 설계를 통한 기초적 연구 수행은 현재 선진국의 DMS 소자 개발 기술과의 차이를 줄일 수 있으며, 향후 보다 효율이 높은 DMS 소자 및 상온에서 전자나 홀의 스핀을 이용하는 새로운 소자를 개발하는데 상당히 기여하리라 예상된다. 또한 이는 고밀도 정보 저장뿐만 아니라 양자 연산 및 송수신이 가능하게 되어 양자 컴퓨터 제작의 토대가 되리라 기대된다.
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- 대구기술이전센터
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- 2006-06-12
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전기·전자 > 반도체 소자 (B63)
본 발명은 나선 구조의 금속 박막에서 외부 자기장과 전류 방향 및 나선 구조의 회전방향의 상대적인 방향에 따른 전도특성의 변화 현상과 그 비선형적 전도 현상을 이용한 금속 나선 박막의 비선형적 전도특성을 이용한 나노 전자 소자에 관한 것이다.이러한 본 발명은 나선 구조로 제작된 박막의 양단에 전압을 인가하고 외부에서 자기장을 인가하면 박막 내부의 전기장, 자기장, 그리고 나선 구조의 상대적인 방향성에 따라서 저항값이 크게 바뀌게 되고, 이는 결국 주어진 자기장의 방향아래에서는 전류의 방향에 따라서 저항값이 크게 바뀌는 마치 다이오드와 같은 특성을 보이게 되고, 주어진 전류 방향에 대해서는 자기장의 방향을 바꾸면 저항값이 상대적으로 변하는 자기 저항의 특성을 보이게 됨을 이용한 나노 전자 소자를 제공할 수 있게 됨에 따라 반도체 소자들의 나노 크기의 소형화에 따른 물리적인 한계를 극복할 수 있도록 한 것이다. 금속 다이오드는 금속 고유의 특성인 다수의 자유전자로 인해서 나노 스케일의 선폭에서도 충분히 많은 수의 운반자를 확보하고 있고, 낮은 저항 값으로 인해 열 발생을 최소화시킬 수 있으며, 발생된 열도 높은 열전도도에 의해서 쉽게 외부로 유출시킬 수 있는 장점이 있다. 그러나, 금속으로 제작된 소자는 소위 오옴의 법칙이라고 알려져 있는 선형적인 전류-전압의 관계에 의해서 저항 값이 전류나 전압에 상관없이 일정한 값을 보이기 때문에, 비선형적인 다이오드 등의 제작이 불가능하다고 여겨졌다. 즉, 다이오드와 같은 비선형 전도성을 보이기 위해서는 소자의 전도성 자체가 전압이나 전류에 대해서 비선형적이어야 하므로, 금속이 가지고 있는 우수한 특성을 활용할 수 없었다. 따라서 관건은 결국 우수한 전도적 특성을 가지는 금속의 전도성을 어떻게 비선형적으로 만들 수 있는가에 있다. 실제로 나노 기술의 가장 큰 성공 사례로 알려지고 이미 상용화되어 하드 디스크의 재생 헤드로 널리 사용되고 있는 거대 자기 저항 현상도 이웃한 두 강자성층 사이의 저항이 즉, 전도도가 두 층의 상대적 자화방향에 영향을 받는 비선형성을 이용한 소자이고, 차세대 비휘발성 메모리로 활발히 연구되고 있는 MRAM나 PRAM, RRAM 등의 소자들도 모두 전도도의 비선형성이나 소자의 상태에 따른 급격한 변화에 그 동작 원리를 두고 있다. 이 광학적 활성이 가능한 이유는 바로 나선 구조의 길이 스케일이 빛의 파장과 비슷한 크기를 가지기 때문으로 알려져 있는데, 이에 많은 나선 구조의 박막에 관련된 연구가 광학 활성에 관련되어서 수행되고 있다.이러한 나선 구조의 금속 박막을 이용하여 반도체 소자들의 나노 크기의 소형화에 따른 물리적인 한계를 극복하고자 하는 방안들이 모색되고 있다.
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- 인하대학교
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- 2006-04-13
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전기·전자 > 반도체 소자 (B63)
본 발명은 반도체 나노선 또는 나노막대를 이용하여 형성된 샤트키(Schottky) 전극 구조를 포함하는 전기 소자, 특히 샤트키 다이오드 및 금속/반도체 전계트랜지스터(MESFET), 및 이들을 적절히 배열해서 구성한 로직회로에 관한 것이다. 본발명에 따르면 미리 형성된 금속 패턴 위에 반도체 나노구조체를 분산시켜 샤트키 컨택(Schottky contact)을 형성하도록 한 샤트키 전극을 이용함으로써, 정류특성이 우수한 샤트키 다이오드 및 우수한 성능의 금속/반도체 전계트랜지스터 (MESFET)를 제작할 수 있으며, 이들 소자들을 이용하여 기존의 방법보다 훨씬 간단한 구조로 로직회로를 구현할 수 있다.본 발명에서는 보다 용이한 방식으로 금속/반도체 계면의 전기적 특성을 제어하여 정류 특성이 우수한 다이오드, 낮은 구동 전압을 가지는 전계트렌지스터 및 동시에 이들 나노소자를 적절히 배열해서 구현한 로직회로 구조 및 이를 이용해서 초고집적 회로를 구현할 수 있는 방법을 제공하고자 한다본 발명은, 기판 상 일부에 위치된 샤트키 컨택(Schottky contact)용 금속층, 상기 금속층 위에 일부분이 결합된 반도체 나노구조체 및 상기 나노구조체의 다른 일부분 위에 결합된 오믹 컨택(ohmic contact)용 금속층을 포함하는 금속/반도체 전기 소자를 제공한다. 본 발명에 따른 금속/반도체 전기 소자의 예로는, 반도체 나노구조체가 한쪽 말단부에서 샤트키 컨택용 금속과 결합(샤트키 컨택부)되고 다른 한쪽 말단부에서 오믹 컨택용 금속과 결합(오믹 컨택부)된 구조를 가진 샤트키 다이오드; 반도체 나노구조체가 중앙부에서 샤트키 컨택부를 형성하고 양 말단부에서 오믹 컨택부를 형성한 구조를 가진 금속/반도체 전계트랜지스터; 및 샤트키 컨택부 둘 이상 및 오믹 컨택부 하나 이상을 포함하는 로직회로(logic circuit) 등이 있다. 본 발명은 또한, 기판에 샤트키 컨택용 금속의 패턴을 형성한 후, 그 위에 반도체 나노 구조체를 그의 일부분이 상기 금속패턴과 접촉되도록 결합시킨 다음, 상기 반도체 나노구조체 상의 다른 일부분 위에 오믹 컨택용 금속층을 적층하여 오믹컨택부를 형성하는 것을 포함하는, 금속/반도체 전기 소자의 제조방법을 제공한다
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- 2006-06-12
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전기·전자 > 반도체 소자 (B63)
본 발명에 따른 반도체 소자는 기판과, 상기 기판 위에 형성된 제1 질화물계 반도체층으로 이루어지는 제1층과, 상기 제1층 위에 형성되고 상기 제1 질화물계 반도체층과는 다른 격자 상수를 갖는 제2 질화물계 반도체층으로 이루어지는 제2층과, 상기 제2층 위에 형성된 소오스 및 드레인 전극과, 상기 제2층 위에 형성되고, Ir 함유 물질로 이루어지는 게이트 전극을 포함한다. Ir 함유 물질로 이루어지는 게이트 전극을 형성하기 위하여, 먼저 상기 패터닝된 질화물계 반도체층 위에 Ir 함유 금속층을 형성한다. 그 후, 상기 Ir 함유 금속층을 열처리한다. 상기 Ir 함유 금속층의 열처리는 200∼600℃의 온도로 행해진다. 상기 Ir 함유 금속층의 열처리는 RTP 장치를 이용하여 행해지며,산소, 질소 또는 아르곤 분위기하에서 행해진다.본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 높은 쇼트키 장벽 높이를 가지고 게이트 누설 전류를 큰 폭으로 낮출 수 있는 게이트 전극을 갖춘 반도체 소자를 제공하는 것이다. 다른 목적은 쇼트키 전극에서의 쇼트키 장벽 높이를 높이고, 게이트 누설 전류를 낮춤으로써 소자의 증폭효율 및 출력 특성을 개선할 수 있는 구조를 가지는 HFET 소자를 제공하는 것이다. 또 다른 목적은 높은 쇼트키 장벽 높이를 가지고 게이트 누설 전류를 큰 폭으로 낮출 수 있는 물질로 이루어지는 게이트 전극을 갖춘 반도체 소자의 제조 방법을 제공하는 것이다. 또 다른 목적은 소자의 증폭 효율 및 출력 특성을 개선할 수 있는 물질로 이루어지는 쇼트키 전극을 갖춘 HFET 소자의 제조 방법을 제공하는 것이다.
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- 2006-06-12
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전기·전자 > 반도체 소자 (B63)
Ta막을 포함하는 적층 구조의 금속막을 열처리함으로써 얻어지는 오믹 전극 및 이를 포함하는 반도체 소자와, 이들의 제조 방법에 관하여 개시한다. 본 발명에 따른 오믹 전극은 AlGaN 화합물 반도체층 위에 Ta막을 형성하고, 상기 Ta막 위에 Al막을 포함하는 적층 구조의 금속층(multi-layered metal layer)을 형성하고, 상기 Ta막 및 적층 구조의 금속층이 형성된 결과물을 열처리하는 방법에 의하여 형성된다. 본 발명에 따른 오믹 전극에서는 열처리시 생성된 TaN상에 의하여 향상된 오믹 저항치가 얻어진다. 화합물 반도체층 위에 오믹 전극을 형성하기 위한 적층 구조에 있어서, 상기 화합물 반도체층 위에 상기 화합물 반도체층과 접하도록 형성된 TA막과, 상기 TA막 위에 형성되고, TI막 및 AL막이 순차 적층된 이중충으로 이루어지는 AL 함유 금속층을 포함하는 것을 특징으로 하는 적층 구조본 발명에 따른 오믹 전극은 Ta막과, 그 위에 형성된 적층 구조의 금속막으로부터 얻어진다. 상기 Ta막 및 적층 구조의 금속막을 열처리함으로써 오믹 특성의 향상에 기여하는 TaN상이 형성되어 오믹 저항치를 향상시킬 수 있다. 본 발명에 따른 오믹 전극은 종래 기술에 따른 오믹 전극 구조 비하여 뛰어난 열적 안정성을 가지며, 우수한 표면 특성을 갖는다. 또한, 본 발명에 따른 반도체 소자는 오믹 전극 을 형성하기 위한 오믹 재료로서 Ta막을 사용함으로써 오믹 저항치가 향상될 수 있으며, 열적 안정성이 우수하다. 또한, 표면 특성이 우수한 오믹 전극을 갖춤으로써 소자의 전기적 특성을 향상시킬 수 있다.
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- 2006-06-12
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전기·전자 > 반도체 소자 (B63)
탐침형 깊은 준위 과도 전기 용량 분광기(deep-level transient spectroscopy)를 제공한다. 본 발명의 일 관점에 따른 장비는 측정될 시료인 전극 패드가 노출된 반도체 소자를 담는 진공조와, 진공조 내에서 반도체 소자를 지지하며 반도체 소자의 온도를 변화시키는 시료 지지부와, 진공조 내로 도입되어 반도체 소자의 전극 패드에 접촉하여 전기적으로 연결되는 탐침과, 시료 지지부의 측면에 잇대어져 온도 변화에 의해서 시료 지지부가 수평 방향으로 열 팽창 또는 수축하는 데 대해 저항하는 힘을 제공하는 수평 지지대, 및 탐침을 통해 반도체 소자의 전극 패드에 전기적으로 연결되어 온도 변화에 따른 시료의 정전 용량 변화를 측정하는 정전 용량 측정기를 포함하여 이루어진다.본 발명은 반도체 소자 특성 측정 장비에 관한 것으로, 특히, 반도체 소자에 존재하는 격자 결함에 관련된 정보를 구할 수 있는 깊은 준위 과도 전기 용량 분광기(DLTS:Deep-Level Transient Spectroscopy)에 관한 것이다. DLTS는 이러한 깊은 준위의 결함에 관련된 정보, 예컨대, 깊은 준위의 활성화 에너지, 포획 단면적 그리고 밀도 등에 대한 정보를 구할 수 있는 측정 방법으로 널리 사용되고 있다. DLTS는 깊은 준위의 격자 결함에 주입된 전하의 온도에 따른 열적 방출을 관측하는 방법으로 격자 결함에 해당하는 준위의 에너지를 결정하는 실험 방법이다. 주입된 전하의 방출은 시료의 정전 용량(capacitance)의 변화의 시간 기록으로 얻을 수 있는 데 이때 얻어지는 시간 상수의 열에너지 의존성으로부터 깊은 준위의 에너지 분포를 알 수 있다는 점에서 DLTS의 장점이 주목되고 있다.
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- 2006-06-12
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전기·전자 > 반도체 소자 (B63)
본 발명은 초고주파 단일칩 집적회로(microwave monolithic integrated circuit: MMIC)의 능동소자로 사용되는 초고주파 반도체 소자에 대한 것으로 게이트, 드레인 및 소스 와 측정을 위한 게이트, 드레인 및 소스 패드로 구성된 초고주파 반도체 소자에 있어서, 측정용 게이트 패드와 측정용 드레인 패드 대신에 게이트 확장 전극 및 드레인 확장 전극을 대치시켜형성한 초고주파 반도체 소자에 관한 것이다. 본 발명은 반도체 소자에서 측정용 패드의 형성과 디임베딩 과정을 생략함으로써 비용과 시간을 효과적으로 줄일 수 있으며, 또한 본 발명의 디임베딩 된 초고주파 반도체 소자는 입출력단의 측정 패드 대신에 확장 전극을 대치함으로써 전극과측정 패드 부분에서 발생하는 불연속 특성을 제거하여 초고주파 단일칩 집적회로의 설계시에 필요한 디임베딩 과정을 생략할 수 있어 모델링 과정에서의 시간과 비용의 절감이 가능하고, 초고주파 단일칩 집적회로 설계에서 능동 소자의 정확한특성과 크기를 제공할 수 있기 때문에 설계 시간 단축과 원하는 사양으로의 정확한 설계가 가능한 효과가 있다. 본 발명은 초고주파 반도체 소자에 관한 것으로, 보다 상세히 말하면, 초고주파 단일칩 집적회로(microwave monolithicintegrated circuit: MMIC)의 능동소자로 사용되는 초고주파 반도체 소자에 있어서, 게이트, 드레인 및 스와 측정을 위한 게이트 패드, 드레인 패드 및 소스 패드로 구성된 초고주파 반도체 소자에 있어서, 측정용 게이트 패드와 측정용 드레인패드 대신에 게이트 확장 전극 및 드레인 확장 전극을 대치시켜 형성한 초고주파 반도체 소자이다.게이트 전극, 드레인 전극 및 소스 전극과 측정용 게이트 패드, 측정용 드레인 패드 및 측정용 소스 패드로 구성된 초고주파 반도체에 있어서, 상기 측정용 게이트 패드와 측정용 드레인 패드를 대신해 확장전극이 각각 구성되어, 초고주파 단일칩 집적회로 설계를 위한 능동 소자의 모델링 과정에서 패드의 기생성분을 제거하기 위한 디임베딩 과정을 생략할 수 있어모델링 과정에 소요되는 비용과 시간을 최소화 한다.본 발명은 반도체 소자에서 측정용 패드의 형성과 디임베딩 과정을 생략함으로써 비용과 시간을 효과적으로 줄일 수 있다. 즉 본 발명의 초고주파 반도체 소자는 입출력단의 측정 패드 대신에 확장 전극을 대치함으로써 전극과 측정 패드 부분에서 발생하는 불연속 특성을 제거하여 초고주파 단일칩 집적회로의 설계시에 필요한 디임베딩 과정을 생략할 수 있어 모델링 과정에서의 시간과 비용의 절감이 가능하며, 초고주파 단일칩 집적회로 설계에서 능동 소자의 정확한 특성과 크기를 제공할 수 있기 때문에 설계 시간 단축과 원하는 사양으로의 정확한 설계가 가능한 효과가 있다. 초고주파 단일칩 집적회로의 능동소자로 사용되는 초고주파 반도체 소자에 있어서, 게이트 전극, 드레인 전극 및 소스 전극과 게이트 확장전극, 드레인 확장전극 및 측정용 소스 패드로 구성된 것을 특징으로하는 초고주파 반도체 소자.
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- 효성특허법률사무소
- 등록일
- 2006-05-12
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일반기술
전기·전자 > 반도체 소자 (B63)
본 발명은 저손실 구조의 트랜지스터에 관한 것으로 특히, 복수의 단위 게이트 구조를 갖는 트랜지스터에서 소스 전극의 넓이를 크게하여 에어브리지의 구조를 개선하며 메사영역의 넓이는 축소시켜 고주파에서 손실이 적은 향상된 성능을 가지는 트랜지스터에 관한 것이다.본 발명은 신호의 손실을 줄여 특성을 향상시킴과 동시에 보다 쉬운 공정을 제공하는데 그 목적이 있다.본 발명의 저손실 구조의 트랜지스터는 복수의 단위 게이트 전극과 복수의 단위 드레인 전극을 지나는 종래의 에어브리지의 구조를 변형하여 복수의 단위 게이트 전극이 끝나는 부분부터 소스 전극과 GND 전극의 접지를 위한 에어브리지를 형성하며 게이트 전극이 구비되지 않는 부분은 활성화 영역이 구비되지 않도록 활성화 영역을 제거함으로써 기존의 에어브리지에서 발생하는 손실을 크게 개선 할 수 있다.본 발명에 의한 "저손실 구조의 트랜지스터"는 복수의 단위 드레인 전극과 복수의 단위 소스 전극 사이에 복수의 단위 게이트 전극이 구비되도록 병렬의 반복 배열로 구성되어 복수의 단위 소스 전극이 에어브리지로 연결되는 트랜지스터에 있어서, 트랜지스터 손실을 감소시켜 트랜지스터의 이득 특성과 출력 특성을 향상시키기 위하여 상기 에어브리지와 복수의 단위 게이트 전극이 서로 교차되지 않고 소스 전극의 드레인 전극과 인접하는 끝단에 에어브리지가 구비되며 상기 에어브리지의 하부의 복수의 단위 게이트 전극이 구비되지 않는 곳에는 메사영역이 제거되는 것을 특징으로 한다.저손실 구조의 트랜지스터에 따르면, 트랜지스터의 소스 전극과 GND 전극의 에어브리지 연결 시 게이트 전극의 끝단에서 연결하여 에어브리지와 게이트 전극을 교차시키지 않도록 구성하는 한편 에어브리지의 하부에 메사층을 제거함으로써, 트랜지스터 신호 손실을 감소시킬 수 있으므로 고주파 대역에서 트랜지스터의 이득 특성과 출력 특성을 향상시키며 더 나아가, 무선 통신 시스템의 성능이 개선되어 더 좋은 품질의 무선 데이터 통신 서비스를 제공받을 수 있다.
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- 효성특허법률사무소
- 등록일
- 2006-05-12
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일반기술
전기·전자 > 반도체 소자 (B63)
본 기술은 초고주파 및 밀리미터파 용 전계효과 트랜지스터(FET) 제조에 있어서 수소화 실세스퀴옥산을 이용한 게이트 및 그 제조방법에 관한 것이다. 전계효과 트랜지스터의 제조에 있어서 소자의 고속 동작 특성을 평가하는 전류 이득 차단주파수(current gain cut-off frequency)를 결정하는 주된 요인은 소자의 게이트 길이(gate length)이며, 게이트 길이가 짧아질수록 전류 이득 차단 주파수는 증가하게 된다. 이러한 특성을 위해 기존의 제조 방법에 의하여 게이트 길이를 짧게하면 그 수율이 떨어지게 되며 재현성도 낮아지게 된다.초고주파 반도체 소자 제조에 있어서, 음성의 성질을 가진 전자선 반응성 수소화 실세스퀴옥산(hydrogen silesquioxane, HSQ)을 소스 전극 및 드레인 전극 등의 오믹 금속층 사이에 적층한 후 전자선 묘화 공정을 이용하여 나노미터 급의 게이트 길이를 갖도록 하였다. 수소화 실세스퀴옥산은 전자선에 음성의 성질을 가지고 반응하는 고분자 중합체로 묘화 공정만으로 나노미터 급의 게이트 길이 확보가 가능하여 플라즈마에 의한 소자의 손실이 없다. 또한 초고주파 반도체 소자의 보호를 위한 패시베이션 공정을 게이트 제조와 동시에 이룰 수 있다.본 기술에 의한 수소화 실세스퀴옥산을 이용한 게이트 및 그 제조방법은 초고주파 반도체 소자의 게이트에 있어서, 음성의 성질을 가진 전자선 반응성 수소화 실세스퀴옥산을 소스 전극 및 드레인 전극 등의 오믹 금속층 사이에 적층한 후 전자선 묘화 공정을 이용하여 게이트 길이를 효과적으로 감소시켜 나노미터 급의 게이트 길이를 갖을 수 있으며, 수소화 실세스퀴옥산을 패시베이션 용도로 사용할 수 있다.또한 공정을 비교적 간단하게 만들어 시간 및 비용절감을 통해 최대 이윤 창출이 실현 가능하며, 이러한 게이트 제조 방법은 게이트의 길이 축소가 유리하여 고성능 초고속 소자제조가 가능하며, 비용절감, 신뢰성 및 재현성에 우수한 효과가 있다.
- 보유기관
- 효성특허법률사무소
- 등록일
- 2006-05-24
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일반기술
전기·전자 > 반도체 소자 (B63)
본 기술은 초고주파 및 밀리미터파용 전계효과 트랜지스터(field-effect transistor: FET) 제조에 있어서 작은 길이의 게이트 및 그 제조방법에 관한 것이다. 전계효과 트랜지스터의 제조에 있어서 소자의 고속 동작 특성을 평가하는 전류 이득 차단 주파수(current gain cut-off frequency)를 결정하는 주된 요인은 소자의 게이트 길이(gate length)이며, 게이트 길이가 짧아질수록 전류 이득 차단 주파수는 증가하게 된다. 이러한 특성을 위해 기존의 제조 방법에 의하여 게이트 길이를 짧게 하면 그 수율이 떨어지게 되며, 재현성도 낮아지게 된다.본 기술은 구조물 패턴의 양쪽 끝 중 한쪽 끝이 묘화 공정시 게이트 다리 패턴 사이에 들어가도록 수행하여 게이트의 다리일부가 구조물의 한쪽 끝에 걸쳐지도록 하여 게이트 길이를 감소시킨 것이다. 또한 게이트 길이가 작아지면서 발생하는 수율 감소 문제를 구조물을 사용함으로써 해결하고, 게이트 제조의 재현성을 높일 수 있으며, 게이트를 이용하여 최종 제조된 반도체소자는 높은 이득과 낮은 잡음 특성을 갖게 되며, 동시에 높은 전류이득 차단 주파수를 가질 수 있다.기존의 기술은 레지스트의 특성과 장비의 성능에 의해 게이트 길이가 결정되게 되고, 게이트 길이가 감소되어 발생하는 재현성 감소 등의 문제로 인해 소자의 수율 감소 문제를 피할 수 없는 문제점이 있었다. 본 기술은 이를 해소하기 위하여 개발된 것으로, 초고주파 반도체 소자의 게이트에 있어서, 게이트의 다리 일부가 구조물에 걸쳐지도록 하여 게이트 길이를 감소시킬 수 있게 되었다. 즉 구조물을 이용하여 게이트를 제조함으로써, 기존의 양성 레지스트만을 이용하여 제조하는 것과 달리 구조물을 적층하고 양성 레지스트를 이용하여 구조물의 패턴을 형성한 후, 다시 양성 레지스트를 도포하여 구조물 패턴과 고의로 어긋나도록 양성 레지스트 패턴을 형성함으로써 실제 양성 레지스트에서 나타나는 게이트의 길이보다 더 작게 제조하고, 또한 고성능의 묘화 장비가 아니어도 게이트길이를 수십 nm 대로 감소시킬 수 있으며, 게이트 제조의 재현성 증가가 가능하며 게이트 길이가 종래 방법에 의한 게이트보다 크게 감소된 게이트를 얻을 수 있게 되었다.- 초고주파 반도체 소자의 게이트에 있어서, 게이트 길이 감소를 위하여 게이트의 다리 일부가 구조물에 걸쳐지도록 하여 게이트 길이를 효과적으로 감소- 길이가 감소된 본 기술의 게이트를 사용하여 제조된 반도체 소자는 높은 이득과 낮은 잡음 특성을 가짐- 전류이득 차단 주파수가 증가- 게이트 길이가 작아지면서 발생하는 수율 감소 문제를 구조물을 사용함으로써 해결할 수 있음- 게이트 제조의 재현성을 높일 수 있는 효과- 장비의 해상도에 관계없이 초미세 게이트를 제조할 수 있어, 게이트 제조에서의 장비 의존도를 탈피할 수 있는 효과
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- 효성특허법률사무소
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- 2006-05-22
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일반기술
전기·전자 > 반도체 소자 (B63)
본 기술은 초고주파 반도체 소자 분야에 쓰이며 게이트 머리와 게이트 발로 구성되고 게이트 단부가 일(一)자로 끝나는 게이트에 있어서, 게이트 길이가 작아짐에 따라 게이트가 기울어지거나 쓰러지는 것을 방지하고 물리적인 안정성을 보완하기 위해 게이트 단부 또는 활성영역에 가로와 세로의 길이가 상기 게이트 머리 크기보다 큰 금속 축을 형성하는 것을 특징으로 하는 금속축을 포함하는 게이트에 관한 것이다. 본 기술에 의한 금속축을 포함한 게이트는 유전박막을 사용하지 않음으로써 소자특성 감소를 방지할 수 있으며 단순히 게이트 레이아웃만을 변화시킴으로써 일반적인 전자빔 묘화공정을 비롯한 여러 가지 방법의 묘화공정을 이용한 직접형성법으로 제작 가능하므로 유전박막의 적용에 따른 추가적인 복잡한 게이트 형성공정 없이 안정적이고 재현성 있는 게이트 형성이 가능한 효과가 있다.본 기술은 종래의 반도체 소자의 게이트가 물리적 불안정성을 해결하기 위하여 유전박막을 이용하여 제작하는 것과 달리, 게이트 단부 또는 활성영역(mesa) 밖에 금속 축(metal post)을 추가하여 구성함으로써, 간단한 구조로 게이트의 물리적불안정성을 해결하게 되었다. 본 기술은 게이트 머리와 게이트 발로 구성되고 게이트 단부가 일(一)자로 끝나는 반도체 소자의 게이트에 있어서, 가로와 세로의 길이가 상기 게이트 머리 크기보다 큰 금속 축이 포함된 구성을 특징으로 한다. - 금속 축이 게이트 단부에 부착됨으로써, 게이트 길이가 작아짐에 따라 게이트가 옆으로 기울거나 쓰러지는 것을 방지하고 게이트의 물리적인 안정성을 보완- 금속 축이 활성영역 밖에 위치하여 구성되면, 금속 축 부근에서 소자의 게이트 길이가 넓어짐으로써 발생하는 소자의 특성 감소 문제를 방지- 전자빔 묘화 공정, 광학 묘화공정 또는 레이저 묘화 공정을 이용하여, 게이트 패턴을 형성한 후 금속을 증착시킴으로써 게이트와 금속축을 동시에 형성- 금속축을 포함한 게이트는 0.1 ㎛ 이하의 초미세 게이트를 반도체 단일소자의 특성 감소 없이 또한 복잡한 공정과정이 필요 없이 재현성 있게 형성- 금속축을 포함한 게이트로 인하여, 부정합 고전자이동도 트랜지스터 혹은 변형 고전자이동도 트랜지스터등의 반도체 단일소자에 직접 적용하여 밀리미터파 대역이상의 초고주파 대역에서 동작 가능한 고효율, 고신뢰성 특성을 갖는 능동소자를 개발이 가능- 초고속, 광대역 특성을 갖는 무선통신용 밀리미터파 대역용 단일칩 집적회로(millimeter -wave monolithic integrated circuit; MIMIC)를 개발할 수 있는 핵심 기술을 확보할 수 있고, 이로인한 수입대체 효과 및 기술이전을 통한 경쟁력 확보 및 나아가 광대역 무선 통신 서비스 관련 고부가가치 산업 창출 효과도 예상. - 기존의 구조와는 달리 유전박막을 사용하지 않고 제조됨으로써 소자특성감소를 방지할 수 있으며 단순히 게이트 레이아웃만을 변화시킴으로써 일반적인 전자빔 묘화공정을 이용한 직접형성법으로도 제작 가능하므로 유전박막의 적용에 따른 추가적인 복잡한 게이트 형성공정 없이 안정적이고 재현성 있는 게이트 형성이 가능한 효과가 있음
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- 효성특허법률사무소
- 등록일
- 2006-05-12
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일반기술
전기·전자 > 반도체 소자 (B63)
본 기술은 각종 통신 시스템에서 사용되는 반도체 스위치 제작에 관한 것으로서, 하부에서 상부로 동작하는 pull-up 형태의 캔틸레버를 사용한 pull-up 형 캔틸레버를 이용한 마이크로 머시닝 스위치 제작방법에 관한 것이다.본 기술의 Pull-up 형 캔틸레버를 이용한 마이크로 머시닝 스위치는 높은 단락/개방 격리 특성을 가지며, 낮은 구동전압으로 인해 통신 시스템 내부에 구동 전압을 승압하기 위한 회로가 불필요하므로 시스템의 크기를 소형화가 가능하며, 구동시 캔틸레버를 구성하는 금속의 변형이 없으므로 장시간 사용 후 특성 변화가 거의 없으며, 반영구적으로 사용이 가능한 효과가 있다.본 기술은 종래의 Pull-down 형태의 캔틸레버를 Pull-up 구조로 하여 낮은 직류 전압으로 캔틸레버와 전송 선로를 단락시키고, 캔틸레버를 두꺼운 금속층으로 구성하여 캔틸레버의 무게에 의한 중력을 이용하여 개방하는 구조의 Pull-up 형 캔틸레버를 이용한 마이크로 머시닝 스위치제작방법을 제공한다.본 기술은 상기에서와 같은 종래의 마이크로 머시닝 스위치에서의 문제점을 해소하기 위한 것으로, 통신 시스템에 사용 가능 할 수 있도록 5 V 이하의 낮은 직류 전압에서 구동 가능하고 반영구적으로 사용 가능하도록 할 수 있는 pull-up 형 캔틸레버를 이용한 마이크로 머시닝 스위치 제작방법을 제공하는데 그 목적이 있다.*제작단계1. 규소 기판을 완전히 식각2. 규소 기판으로의 신호 손실을 막기 위한 산화막 성장 후 도금방법을 이용하여 식각된 부분을 금으로 채움3. 규소 기판 상하부에 측정 패드, 캔틸레버 구동용 직류 전압 인가용 패드 및 캔틸레버의 접촉 패드를 형성4. 캔틸레버 구동용 정전기력 발생을 위한 유전박막 적층5. 도금 방법을 이용하여 두꺼운 금속 층의 캔틸레버를 제작6. 캔틸레버를 지지하고 캔틸레버와 접촉 패드와의 일정한 간격을 유지하기 위해 유리를 식각7. 규소 기판과 유리를 양극접합 방법을 이용하여 접합 이상의 pull-up 형 캔틸레버를 이용한 마이크로 머시닝 스위치 제작방법을 이용하여 제작하여, 캔틸레버를 Pull-up 구조로 하여 낮은 직류 전압으로 캔틸레버와 전송 선로를 단락시키고, 캔틸레버를 두꺼운 금속층으로 구성하여 캔틸레버의 무게에 의한 중력을 이용하여 개방하는 구조의 Pull-up 형 캔틸레버를 이용한 마이크로 머시닝 스위치 제작방법이다.
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- 효성특허법률사무소
- 등록일
- 2006-05-12
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일반기술
전기·전자 > 반도체 소자 (B63)
본 기술은 표면 MEMS 기술을 이용한 유전체 지지형 마이크로스트립 전송선로 및 그 제작 방법에 관한 것으로, 반도체 기판표면에 형성되는 접지면과; 상기 접지면에 수직으로 세워진 유전체로 이루어진 유전체 기둥 및; 상기 반도체 기판 표면의 두개 이상의 패드를 서로 연결하기 위해 상기 유전체 기둥으로 지지되어 상기 접지면 사이에 공기층을 형성되는 마이크로스트립 전송선;으로 구성되며, 반도체 기판 위에 접지면과 패드를 열 증착하는 단계; 유전체 기둥을 형성하는 단계; 상기 유전체 기둥보다 더 두꺼운 식각 가능한 희생층을 형성하는 단계; 레지스트를 사용하여 상기 희생층을 코팅과 패터닝을 수행한 후 열처리하는 단계; 금속 라인을 도금공정하여 마이크로스트립 전송선을 형성하는 단계; 식각용액으로 상기 희생층영역을 제거하는 단계로 제작됨으로써 유전체 손실과 신호의 손실이 감소되고 공정이 간단해져 공정시간 및 공정단가를 줄일 수 있다.본 기술의 목적은 최소 체적의 유전체 지지형을 사용하여 마이크로스트립 전송선을 기판과 격리하여 공기 중에 띄워 놓을 수 있다는 것에 착안하여, MEMS(Micro Electro Mechanical System)기술 중 표면 마이크로매칭(Surface Micromachining) 기법을 이용하여 유전체 지지대를기반으로 소자를 공기 중에 위치시켜 기판에 의한 신호 손실을 최소화 시키고 또한 평면이 아닌 3차원 형태의 소자구현으로 인한 다양한 구조 개발 및 소자크기의 제한을 받지 않으면서 밀리미터파 대역의 저 손실 전송선로를 제공하는 데 있다.이를 위해 본 기술에서는 마이크로스트립 전송선을 접지면과 분리하고 최소 부피의 유전체 기둥으로 지지하기 위하여 단일 유전체 기둥을 사용하였으며, 마이크로스트립 전송선과 접지 면의 높이 차를 10㎛ 이상으로 하는 공정을 개발하였다.또한 마이크로스트립 전송선로에서 발생하는 도전성 손실을 줄이고 신호선 자체의 물리적 강도를 강하게 함으로서 유전체기둥의 간격을 1㎜까지 할 수 있도록 하기 위하여 신호선의 두께를 7㎛로 하는 금도금 공정을 개발하였다.
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- 효성특허법률사무소
- 등록일
- 2006-05-12
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일반기술
전기·전자 > 반도체 소자 (B63)
본 기술은 넓은 머리를 갖는 게이트 및 그 제조방법에 관한 것으로, 금속-반도체 전계효과 트랜지스터(metal semiconductor field effect transistor: MESFET), 고전자 이동도 트랜지스터(high electron mobility transistor: HEMT) 등의 초고주파 및 밀리미터파용 반도체 소자 제조에 있어서, 게이트 다리 패턴용 유전체에 게이트 머리를 지지하는 지지용 축을 형성하여 게이트 다리를 중심으로 양쪽으로 게이트 머리를 받침으로써 게이트 머리가 지지되도록 한 넓은머리를 갖는 게이트 및 그 제조방법이다. 본 기술에 따른 지지용 축을 사용한 넓은 게이트 머리를 갖는 게이트 및 그 제조방법에 의하면, 유전체를 사용한 미세한 크기의 게이트 길이를 가지면서도 넓은 게이트 머리를 갖게 하여 게이트의 단면적을 크게 함으로써 기생 정전 용량에 의한반도체 소자 특성 저하를 방지할 수 있는 효과가 있으며, 또한 종래의 게이트 제조 방법에서 패턴만 추가하였기 때문에 제조 방법의 변화가 없으면서도 소자의 특성이 저하되지 않은 안정적인 게이트를 제조할 수 있고, 게이트의 신뢰성 및 재현성이 향상되는 효과가 있다.작은 게이트 길이를 가지면서 넓은게이트 머리를 갖게 하여 게이트 단면적을 증가시키면서도 기생 정전 용량을 감소시켜 소자의 특성을 개선시킬 수 있게 되었다. 즉 게이트 다리 형성을 위한 유전체 위에 지지용 축을 사용하여 넓은 게이트 머리를 갖는 게이트를 구성하여, 폴리머(polymer) 계열의 고분자 중합체 또는 산화막 또는 질화막 등의 유전체를 사용하여 제조된 게이트에서 게이트 머리를 지지하기 위한 지지용 축을 세움으로써 게이트 길이에 비해 상당히 넓은 게이트 머리를 갖게 하여 게이트 저항을 줄일 수 있다. 또한 상기에서 언급한 게이트 머리와 반도체 사이의 유전체에 의한 기생 정전 용량으로 인한 소자의 특성저하를 방지할 수도 있데 되었다.
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- 효성특허법률사무소
- 등록일
- 2006-05-12
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일반기술
전기·전자 > 반도체 소자 (B63)
질화갈륨(GaN)막 및 그 형성 방법에 관한 것으로, 그 목적은 전위밀도가 낮은 저결함 GaN막을 간단한 방법으로 성장시키는 것이다. 이를 위해 본 기술에서는 반응기 내에 기판을 장입한 후, 반응기 내로 세정 기체를 흘려 상기 기판의 표면을 세정하고, 반응기 내에 Ga 소스기체와 N 소스기체를 번갈아 흘려 상기 기판을 Ga 소스기체와 N소스기체로 번갈아 처리하고, 기판 상에 GaN막을 성장시키는 단계를 순차 수행하는 GaN막 형성 방법으로, 전위 밀도가 107 개/㎠ 보다 작은 GaN막을 형성한다.1. 종래기술의 문제점GaN은 우르자이트(Wurzite) 구조를 가지는 질화물 반도체로서 상온에서 가시광선의 청색 파장대에 해당하는 3.4 eV의 직접천이형 밴드갭을 가질 뿐만 아니라 InN 및 AlN와 전율고용체를 이루어 금지대폭의 조정이 가능하며 전율고용체의 전조성 범위 내에서 직접천이형 반도체의 특성을 나타내기 때문에 청색표시 및 발광소자재료로서 가장 각광 받고 있다.GaN막은 통상 사파이어(Al2O3), 실리콘 카바이드(SiC), 또는 실리콘(Si) 기판 등에 MOCVD나 HVPE 방법 등으로 형성한다. 그런데, 이 경우 기판과 GaN막은 서로 격자상수 및 열팽창계수가 다르기 때문에 격자부정합(lattice mismatch) 등으로 인해 기판 상에 GaN막을 에피택셜 성장시키는 것이 매우 어렵다. GaN 뿐만 아니라 AlN, InN, GaInN, AlGaN, 및 GaAlInN 등의 GaN계가 모두 이러하다.이를 극복하기 위한 방법으로서 격자변형(lattice strain)을 완화시키기 위한 완충층(buffer layer)을 비교적 낮은 온도에서 기판 상에 먼저 형성시킨 다음에 완충층 상에 GaN막을 성장시키는 방법 등이 제안된 바 있다.그러나, 이러한 방법은 완충층 형성 단계를 추가해야 한다는 번거로움이 있을 뿐만 아니라, GaN막의 에피택셜 성장을 가능하게는 하지만 GaN막 내의 전위(dislocation) 밀도가 여전히 높아 레이저 다이오드나 발광다이오드 등으로의 응용에 제한을 받는다.2. 본 기술의 특징- 전위밀도가 낮은 저결함 GaN막을 HVPE법으로 성장시키는 것- 전위밀도가 낮은 GaN막을 형성하는 보다 간단한 방법을 제공- 완충층을 형성하지 않고 기판 표면처리를 통해 Ga 소스기체와 N 소스기체를 번갈아 흘려 기판 상에 결정의 핵을 성장시킨 다음, GaN막을 성장시키는 것이 특징
- 보유기관
- 효성특허법률사무소
- 등록일
- 2006-05-12
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일반기술
전기·전자 > 반도체 소자 (B63)
<원리 및 구성>본 기술은 반도체 소자의 전극 형성 방법에 관한 것으로, RF-magnetron sputtering법을 이용하여 인-시튜(in-situ) 방법으로 단일 Ru타겟을 사용하여 산소 분압에 의한 이중전극형태의 루테늄/이산화 루테늄(Ru/RuO2) 전극 형성으로 플라즈마 공정의 단순화 및 안정화를 가능하게하여 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.<중요성 및 독창성>본 기술에 따르면, 확산방지막 및 열적 안정성 특성을 가지는 전극의 구현으로 인해 플라즈마 공정의 단순화 및 안정화를 가능하게 하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있으며, 나아가 비휘발성 특징을 갖는 반도체 메모리 소자의 수율 및 신뢰성을 향상시키고, 강유전체 메모리 반도체의 캐패시터용 전극으로의 응용이 가능하다는 것이 가장 중요한 점이라고 할 수 있다.<적용분야>-강유전체 메모리 반도체(Ferroelectric random access memory)의 커패시터용 전극으로의 응용이 가능-비휘발성 메모리 반도체소자의 커패시터용 전극으로의 사용이 용이하고 간단한 플라즈마 공정의 이점이 있어 향후 비휘발성 메모리 반도체소자의 커패시터 전극으로의 가능함<특징 및 장점>본 기술에 의한 반도체 소자의 루테늄/이산화 루테늄(Ru/RuO2) 전극에 의하면, 잘 알려진 바와같이 반도체 소자의 열화 특성을 향상시키는 이산화 루테늄(RuO2)전극과 유전열화 특성이 우수한 루테늄(Ru)전극을 사용할 때 비휘발성(novolatile) 특징을 가지는 반도체 메모리 소자의 수율 및 신뢰성을 향상시킨는 한편, RF-magnetron sputtering법을 이용하여 인-시튜(in-situ) 방법으로 단일 Ru타겟을 사용하여 산소 분압에 의한 이중전극형태의 루테늄/이산화 루테늄(Ru/RuO2) 전극 형성으로 플라즈마 공정의 단순화 및 안정화를 가능하게하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있다.
- 보유기관
- 성균관대학교
- 등록일
- 2006-05-30
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일반기술
전기·전자 > 반도체 소자 (B63)
<원리 및 구성>본 기술은, 강유전체 박막을 이용한 마이크로머신용 압전소자에 관한 것으로, 본 기술에 따른 강유전체 박막을 이용한 마이크로머신용 압전소자에 있어서, 상기 강유전체 박막에 가해준 전기장과 상기 강유전체의 분극변위와의 관계를 도시한 이력곡선이 원점을 기준으로 비대칭성을 나타냄을 특징으로 한다. 이에 의해 에이징이 현저히 감소되고, 넓은 단일분극(unipolar) 제어범위를 갖는 강유전체 박막을 이용한 마이크로머신용 압전소자가 제공된다.<특징 및 장점>본 기술에 따라, 강유전체박막을 이용한 마이크로머신용 압전소자에 있어서, 상기 강유전체박막에 가해준 전기장과 상기 강유전체의 분극변위와의 관계를 도시한 이력곡선이 원점을 기준으로 비대칭성을 나타냄을 특징으로 하는 마이크로머신용 압전소자에 의해 달성된다. 한편, 상기 목적은 강유전체 박막을 이용한 마이크로머신용 압전소자의 제조방법에 있어서, 상기 강유전체 박막의 가해준 전기장과 분극변위와의 관계를 도시한 이력곡선이 원점을 기준으로 비대칭성을 갖도록 제조하는 단계를 포함하는 것을 특징으로 하는 마이크로머신용 압전소자의 제조방법에 의해서도 달성된다.
- 보유기관
- 성균관대학교
- 등록일
- 2006-05-30
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일반기술
전기·전자 > 반도체 소자 (B63)
소스와 드래인 단자 영역이 금속 성질을 갖도록 실리사이드화시켜 저항을 대폭 저감시킬 수 있도록 한 모스 트랜지스터의 제조방법에 관한 것으로, 그 제조공정은 우선 실리콘 기판위에 산화막과 다결정 실리콘을 증착한 후 건식식각 처리방식으로 게이트 영역을 형성시키고, 그 게이트 양측으로 소스와 드래인 영역을 형성하기 위하여 기판의 상면에서 비소로 이온 주입하여 엘디디를 형성한다.이어서, 그 게이트의 측면에 산화막을 증착하고 건식식각을 수행하여 게이트 측면 산화막을 형성한 다음, 기판 상면에서 비소 이온을 주입하여 소스와 드래인 영역을 형성하고 이렇게 형성된 소스와 드래인 영역의 표면에 금속을 증착한 후에 열처리를 가해 실리사이드화시킨 다음에, 세 단자(소스, 드래인, 게이트)에 알미늄 전극을 증착하면 모스 트랜지스터 소자의 제조공정이 완료된다.이에 따르면, 본 발명은 소스와 드래인 영역에서의 저항이 저감되어 소자의 전류구동성이 크게 증대될 뿐만 아니라, 건식 식각기술로 게이트의 폭을 대략 0.1마이크로미터(㎛)이하로 조절하여 극소 소자를 제조할 수 있으므로 저전력으로도 구동이 가능해지는 효과를 갖는다.실리콘 기판에 소스, 드래인 및 게이트의 각 단자를 각기 형성하는 단계와,상기 게이트측에 불순물인 이온을 주입하여 엘디디를 형성하는 단계와,상기 게이트 영역에 측면 산화막을 형성하는 단계와,상기 소스 및 드래인에 금속을 증착시키고 열처리하여 실리사이드(SILICIDE)화시키는 단계와,상기 실리사이드와 실리콘의 접합부위를 접합시켜 실리콘 층을 형성시키는 단계를 구비하여 된 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 보유기관
- 호서대학교
- 등록일
- 2006-05-12
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