일반기술
전기·전자 > 반도체 소자 (B63)
반도체 회로 설계의 고속 검증을 위한 기술로 종래의 소프트웨어적 검증 방식의 한계를 극복하기 위하여 하드웨어 가속기와 이의 최적 동작을 위한 소프트웨어 알고리즘을 구현함으로써 실제 결과 값에 근사한 예측치를 빠른 시간 내에 계산되도록 하여 설계에 즉시 반영할 수 있도록 하는 반도체 소자의 설계 고속 병렬 검증 방법에 관한 것이다.즉, 반도체 회로 도면의 기능 검증을 위하여 하드웨어적인 방법과 이에 최적화된 소프트웨어적인 방법을 병용함으로써 종래의 기술에 비하여 매우 빠른 검증이 가능하도록 하는데 있다.반도체 소자의 설계 검증을 위한 고속 병렬 시뮬레이션 방법에 있어서 하드웨어 가속기 및 최적화된 소프트웨어를 적용함으로써 반도체 소자의 설계 검증 속도를 높일 수 있으며, 실 예로 ISCAS-85 벤치마킹용 회로인 C432.CKT회로를 사용하고, 본 하드웨어가속기를 25MHz 기반으로 동작하는 경우 초당 523,000개의 이벤트를 처리할 수 있는 능력을 보유하고 있으며, 이는 초당 905,000게이트를 처리할 수 있다. 이하드웨어가속기는 HDL을 이용하여 구현하고 검증하였으며, 네트 디스크립터가 32비트로표현가능하기 때문에 최대 처리 능력은 초당 16,730,000 이벤트(초당 29,000,000게이트)가 가능하므로, 모든 벤치마킹용 회로를 1초이내에 처리할 수 있으며, 이는 소프트웨어를 이용한 검증과 비교하여 최대 5,600배 이상의 수행속도를 가지게 된다.
- 보유기관
- 호서대학교
- 등록일
- 2006-05-12
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
반도체 회로의 전압 강하 및 전력 소모 값의 분석방법은 정적 및 동적 분석 방법에 있어서 지연 계산기, 소모전력 계산기, RC축소기, 전류 추출기 및 피크값 추출기 등의 분석 기법을 이용하여 실제 전압 강하 값과 소모 전력 값에 근사한 예측지를 빠른 시간내에 계산되도록 함으로써 SoC와 같은 대형 반도체 설계도면의 검증에서 전압강하 및 전력 소모 현상으로 나타날 수 있는 설계 오류를 제거하는데 그 목적이 있고, 개발 기간의 단축 및 비용을 획기적으로 절감할 수 있다. 또한, 종래의 방법에 비하여 그 결과 값 및 분석속도에 있어 월등한 결과를 나타내므로 고가의 외산 상용프로그램을 대체하는 효과가 있다반도체 소자의 전압 상하 및 전력 소모 값의 분석 방법에 있어서 정적 방식에서의 큰 오차 값과 동적 방식에서의 분석 효율성 문제를 극복한 것으로, 실 회로에서 발생 가능한 요인들을 모두 반영하면서도 간략화하여 종래의 기술에서 구현이 어려웠던 고속의 분석 및 설계 피드백을 가능케 하여 설계 초기에 발생할 수 있는 오류를 최소화할 수 있어 개발 기간의 단축 및 비용을 획기적으로 절감할 수 있다.또한, 종래의 방법에 비하여 그 결과 값 및 분석속도에 있어 월등한 결과를 나타내므로 고가의 외산 상용프로그램을 대체하는 효과가 있다
- 보유기관
- 호서대학교
- 등록일
- 2006-05-12
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
본 발명은 정전용량 감지방식으로서 주파수 변조(FREQUENCY MODULATION) 방식의 알에프(RF) 커패시턴스 센서를 사용하여 측정샘플을 자르지 않고 비파괴로 측정 샘플 내의 정전용량 변화량(DC/DV)을 직접 측정하고, 이 값을 정확한 물리적인 모델링을 통해 계산된 정전용량 변화량(DC/DV)과 비교하여 1차원뿐만 아니라 2차원 및 3차원 도핑 프로파일을 정량적으로 추출할 수 있는 비파괴 방식의 도핑 프로파일 측정장치(NANO-C-V) 및 그에 적용되는 주파수 변조 방식의 알에프 커패시턴스 센서에 관한 것으로서, 상기 측정 장치는, 측정하고자 하는 웨이퍼의 표면에 위치되는 나노 탐침과, 상기 탐침과 웨이퍼 사이에 인가된 바이어스 전압에 따라 달라지는 정전용량을 측정하는 커패시턴스 센서와, 상기 커패시턴스 센서에서 출력되는 미세한 전압신호를 측정하는 LIA와, 상기 LIA에서 출력되는 신호와 NANO-C-V 모델링을 통해 계산된 값과 비교하여 도핑 프로파일을 정량적으로 추출하는 컴퓨터 콘솔로 이루어진다. 이때, 상기 커패시턴스 센서는 1.7GHZ 대역의 발진 주파수를 공급하기 위한 VCO 공급 선로, 마이크로 스트립 공진기, 정전용량 변화를 검출하기 위한 선로로 구성되며, 이들 선로에서의 정전용량 변화를 주파수로 바꾸고 다시 이를 전압으로 검출하기 위해 RF 믹서와 주파수 복조용 PLL 회로를 추가하여 검출회로를 구성한다.본 발명의 비파괴 방식의 도핑 프로파일 측정장치 및 그에 적용되는 주파수 변조 방식의 알에프 커패시턴스 센서는 1차원, 2차원 도핑 프로파일의 측정 뿐 만 아니라 3차원 도핑 프로파일도 예측 가능하도록 특수 테스트 구조가 아닌 실제 3차원 구조에 직접 적용할 수 있는 효과가 있다. 또한, 웨이퍼에서 직접 정전용량의 변화량(dC/dV)을 측정하고, 정확한 물리적인 모델링을 통해 계산된 정전용량의 변화량(dC/dV)의 값과 비교하여 다차원 도핑 프로파일을 정량적으로 추출할 수 있는 효과가 있다. 또한, 동작 주파수와 감지특성을 변형하여 새롭게 설계한 1.7GHz 대역의 동작주파수를 가지는 커패시턴스 센서를 사용하여 보다 정확하고 재현성 있는 도핑 프로파일을 측정할 수 있는 효과가 있다. 또한, 정전용량 감지방식으로서 주파수 변조 방식을 적용하여 정전용량 감지능력을 향상시킬 수 있는 효과가 있다.
- 보유기관
- 중앙대학교
- 등록일
- 2006-05-12
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
< 원리 및 기술 > 본 기술은 질화갈륨계 수직구조 발광다이오드 및 그 제조방법에 관한것으로, 더욱 상세하게는 P형 GAN을 활성층 하부에 형성하고 N형 GAN을 활성층 상부에 형성하여 광학적 손실을 최소화한 수직방향 전극구조를 형성하고, 상기 상부층 상부에 빛이 외부로 방출되는 효과를 극대화 하기 위해 러프니스(ROUGHNESS)를 형성하며, 상기 러프니스 상부에 발광다이오드의 동작전압을 감소시키기 위한 도전성 투명전도막(TCO)을 형성한 질화갈륨계 수직구조 발광다이오드 및 그 제조방법에 관한 것이다. < 배 경 >종래에 특허출원(출원번호:2002-0053653)에서 개시된 질화물반도체 발광소자는 저저항의 측면이나 전자 스프레딩 효과의 측면에서는 양호한 소자이나, p형 접합층을 금속물질을 사용하며 횡방향의 전극배열로 인한 발광면적의 손실 때문에 재로의 활용도가 낮은, 또는 광학적 손실이 크다는 문제점이 발생한다.< 중요성 및 독창성 >상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 p형 GaN을 활성층 하부에 형성하고 n형 GaN을 활성층 상부에 형성하여 활성층 내에서 생성된 빛이 불투명 금속전극에 의해 손실되는 문제점을 개선하고, 상기 상부층에 빛이 외부로 방출되는 효과를 극대화 하기 위해 러프니스(roughness)를 형성하며, 성기 러프니스 상부에 발광다이오드의 동작전압을 감소시키기 위한 도전성 투명전도막(TCO)을 형성한 질화갈륨계 수직구조 발광다이오드를 제공하는데 그 고유한 독창성이 있다고 할 수 있다.*기술특징기판의 상부에 형성되며 P형 GAN으로 이루어진 하부층과; 상기 하부층의 상부에 형성되며 GAN으로 이루어진 활성층과 상기 활성층의 상부에 적어도 N형 GAN층을 포함하여 이루어진 상부층 및 상기 상부층 상부에 형성되는 도전성 산화박막층 을 포함하여 구성된 것을 특징으로 하는 질화갈륨계 수직구조 발광다이오드*특징 및 장점본 기술은 p형 GaN을 활성층 하부에 형성하고 n형 GaN을 활성층 상부에 형성하여 활성층내에서 생성된 빛이 불투명 금속전극에 의해 손실되는 문제점을 개선하고, 상기 n형 GaN으로 이루어진 상부층에 빛이 외부로 방출되는 효과를 극대화하기 위해 러프니스를 형성하며, 또한 러프니스 상에 도전성 투명전도막을 형성하여 발광다이오드의 동작전압을 감소시키는 장점이 있다.
- 보유기관
- 성균관대학교
- 등록일
- 2006-05-24
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
본 기술은 솔(sol) 코팅법을 이용한 란탄 함유 티탄산 비스무스 박막의 형성방법에 관한 것으로, 본 발명에 따라 란탄, 비스무스 및 티탄을 각각 함유하는 유기 또는 무기 염들을 용제에 용해시켜 Bi:La:Ti가 3.33 내지 3.9 : 0.55 내지 1.05 : 3 범위의 몰비로 혼합된 솔(sol)을 형성하고, 이 솔을 기재 상에 코팅한 후 건조 및 열처리 산화시켜 균일한 결정 성장방향에 따른 균일한 강유전 특성과 피로현상에 대한 내구성이 우수한 Bi4-xLaxTi3O12 (x=0.55 ∼ 1.05) 박막을 경제적으로 대량 생산할 수 있다.본 기술에 따라 제조된 란탄 함유 티탄산 비스무스 박막은 장기간의 스위칭에도 피로 현상이 나타나지 않고 높은 잔류분극값을 보이는 강유전 박막으로서, 본 기술의 방법은 타겟 제작을 위한 원료 물질의 성형 및 소성 공정이 필요 없어 원료 비용이 적으며, 박막 조성을 화학양론적으로 제어하는 것이 용이하고, 박막의 결정성장방향을 균일하게 유지하여 품질 변폭에 따른 불량을 억제할 수 있고, 또한 200 ℃ 이하의 비교적 저온인 기초 용해 장비만을 필요로 하며, 고진공이 필요없고, 대면적 코팅이 용이하여, 란탄 함유 티탄산 비스무스 박막의 대량 생산에 경제적이고 효과적인 방법이다.
- 보유기관
- 포항공과대학교
- 등록일
- 2006-05-24
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
본 발명의 목적은 비휘발성 메모리 소자인 MFSFET 소자를 실용화시키기 위한 선결과제로써, MFSFET 소자를 모델링하여 MFSFET 소자의 동작을 예측할 수 있는 방법과, MFSFET 소자를 사용하여 뉴로-디바이스(neuro-device)를 설계할 수 있는 적응형 학습회로를 제공함에 있다.본 발명에 의한 MFSFET 소자의 동작예측방법은, 피로현상에 따라 산소공공이 강유전체 박막의 하부전극 계면주의에 축적되어 유전체층을 형성하는 MFDM 커패시터의 전기적 변위 벡터 D(t)의 시간미분형태를 얻는 제1과정과, 강유전체 박막에 부하저항이 직렬로 연결된 회로에서 시간에 따른 강유전체 전체전압을 구하여 부하저항 양단에 흐르는 스위칭 전류를 측정하여 피로현상에 따른 스위칭 특성을 얻는 제2과정과, MFDS (Metal-Ferroeletric-Dielectric-Semiconductor) 소자의 전체 커페시턴스, 각 부분별 전압을 산출하여 게이트 전압에 따른 반도체 표면전위(Vs), 강유전체층 전압(V_F), 산소공공층 전압 (V_ox)의 상관관계를 획득하여 상기 비휘발성 메모리 소자의 피로특성을 정량화하는 제3과정으로 이루어진다.본 발명은 게이트 강유전체의 분극을 스위칭시켜 전류의 흐름을 제어하는 방식을 사용함에 특징이 있다.본 발명에 의하면 모든 강유전체 박막을 대상으로 시뮬레이션을 수행할 수 있으므로, MFSFET 소자를 공정을 통해 제작하기 전에 어떤 임의의 강유전체가 메모리 소자로 활용될 수 있는지 확인해 볼 수 있을 뿐만 아니라, 강유전체에서 나타나는 피로현상에 의한 MFSFET 소자의 특성변화를 정량적으로 분석하여 임의의 강유전체 박막을 사용한 MFSFET 소자의 신뢰성을 파악할 수 있으며, MFSFET 소자의 소스-드레인 저항에 따라 출력전압 펄스의 주파수를 변화시킬 수 있기 때문에 소스-드레인저항의 변화를 통해 출력전압 크기를 조정할 수 있을 뿐만 아니라, 인간의 신경조직을 모의 시뮬레이션 하는데 활용할 수 있는 장점이 있다최근에 반도체 산업이 급격하게 발달함에 따라 강유전체 박막 자체의 고유 특성인 분극반전과 히스테리시스 현상을 이용하는 비휘발성 메모리에 대한 연구가 활발히 진행되고 있고, 특히 강유전체 박막을 이용하여 외부 전기장 없이 정보를 기억할 수 있는 비휘발성 메모리소자인 MFSFET (Metal-Ferroeletric-Semiconductor FET) 소자에 대한 연구가 활발히 이루어지고 있어 강유전체 박막의 중요성이 더욱 증가하고 있는 실정이므로, 본 발명의 시장성도 크다 하겠다.
- 보유기관
- 인하대학교
- 등록일
- 2006-05-12
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
본 기술은 실리콘 게르마늄 반도체 기판에 관한 것으로, 특히 Ni/Sb/Au 금속화 공정을 이용한 n-type 실리콘 게르마늄 반도체 기판에서 저 접촉저항 오믹 메탈 전극 구조 및 제조 방법에 관한 것이다.또한 본 기술은 종래 메탈 전극 형성을 위한 실리콘 캡핑 레이어를 형성하지 않으면서도 저 접촉저항의 구현이 가능하도록 하는 실리콘 게르마늄 반도체 기판에서의 저 저항 메탈 전극 구조와 제조 방법을 제공한다.상술한 목적을 달성하기 위해 본 기술은 실리콘 게르마늄 반도체 기판에서의 저 접촉저항 구현을 위한 메탈 전극 구조 및 제조 방법에 있어서, 실리콘 서브스트레이트와; 상기 실리콘 서브스트레이트층상에 형성되는 실리콘 시드 층과 상기 실리콘 시드 층상에 형성되는 실리콘 게르마늄 층과 상기 실리콘 게르마늄 층상에 전극 연결을 위해 증착 형성한 Ni/Sb/Au 구조의 금속 전극층을 포함하는 메탈 전극 구조를 구현하며, (a)실리콘 서브스트레이트를 형성하는 단계와 (b)상기 실리콘 서브스트레이트층상에 실리콘 시드 층을 형성하는 단계와 (c)상기 실리콘 시드 층상에 실리콘 게르마늄 층을 형성하는 단계와 (d)상기 실리콘 게르마늄 층상에 전극 연결을 위해 Ni/Sb/Au 구조의 금속 전극층을 형성하는 단계를 포함하는 메탈 전극 제조방법을 구현하는 것을 특징으로 한다.본 기술은 실리콘 게르마늄 반도체 기판에서의 메탈 전극 제조에 있어서, 실리콘 게르마늄 층상에 실리콘 캡핑 레이어를 형성하지 않고, Ni/Sb/Au 구조의 금속 전극을 직접 형성한 후, 열처리에 의한 Ni 실리사이드 형성 및 Sb 도핑효과의 결합을 통해 반도체 기판과 메탈 전극간 저 접촉 저항 특성을 구현할 수 있도록 하는 이점이 있다. 또한 상기 저 접촉 저항 특성을 이용하여 소오스와 드레인 전극을 증착하고, 열처리를 통해 오믹 접합을 형성시킨 후, 게이트 전극을 형성하는 일반적인 HEMT 제작 공정과는 반대로 게이트 전극을 소오스 및 드레인 전극 형성전에 형성하므로 폭이 더 미세한 게이트 전극의 형성이 가능하게 되며, 특성의 개선이 용이하게 되는 이점이 있다.
- 보유기관
- 포항공과대학교
- 등록일
- 2006-05-10
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
본 기술은 나노선과 이를 이용한 나노소자에 관한 것으로서, 특히 나노선 위에 p 타입과 n 타입의 동종접합, 혹은 이종 접합 구조나 양자우물 구조를 가지는 나노선 및 이를 이용한 나노소자에 관한 것이다. 한편, 본 기술의 나노소자에는 나노 어레이(array) 및 나노 어레이를 통해 만들어진 고집적 회로가 포함된다.상세하게는 본 기술에 따른 단일 나노선은 증착법을 통해 동종접합 구조, 이종접합 구조, 양자우물 구조 또는 초격자 구조중에서 적어도 어느 한 구조를 가지는 나노선으로서, 상기 동종접합 구조의 나노선은, p 타입 도펀트를 함유하는 전구체를 반응기로 주입하여 p 타입 도핑을 하고 난 후에, n 타입 도펀트를 함유하는 전구체를 반응기로 주입하여 n 타입 도핑을 한 구조로 되고, 상기 이종접합 구조의 나노선 및 양자우물 구조 또는 초격자 구조의 나노선은, p 타입 도펀트를 첨가해서 p 타입 영역을 만들고 난 후, 밴드구조 혹은 밴드갭이 서로 다를 물질들에 해당하는 반응 전구제를 반응기로 교대로 주입하여 양자우물구조 또는 초격자 구조를 가지는 영역을 만들고, 그 다음 n 타입 도펀트를 첨가해서 n 타입 영역을 형성한 구조로 된 것을 특징으로 한다. 그리고, 나노소자는; 증착법을 통해 동종접합 구조, 이종접합 구조, 양자우물 구조 또는 초격자 구조중에서 적어도 어느 한 구조를 가지는 나노선을 포함하는 나노소자로서, 상기 나노소자에 포함된 상기 동종접합 구조의 나노선은, p 타입 도펀트를 함유하는 전구체를 반응기로 주입하여 p 타입 도핑을 하고 난 후에, n 타입 도펀트를 함유하는 전구체를 반응기로 주입하여 n 타입 도핑을 한 구조로 되고,상기 나노소자에 포함된 상기 이종접합 구조의 나노선 및 양자우물 구조 또는 초격자 구조의 나노선은, p 타입 도펀트를 첨가해서 p 타입 영역을 만들고 난 후, 밴드구조 혹은 밴드갭이 서로 다를 물질들에 해당하는 반응 전구제를 반응기로 교대로 주입하여 양자우물구조 또는 초격자 구조를 가지는 영역을 만들고, 그 다음 n 타입 도펀트를 첨가해서 n 타입 영역을 형성한 구조로 된 것을 특징으로 한다.본 기술은 복잡한 구조의 나노선 제조를 가능케 하는 나노선 증착법을 이용하여 단일 나노선 형태의 나노소자를 제조함으로써 다양한 구조의 나노선 및 이를 이용한 나노소자를 제공하는 이점이 있다. 또한, 본 기술은 p-n 접합을 통해 나노사이즈의 전계트랜지스터(FET)나 발광다이오드(LED) 등의 기본적인 전자소자를 제작할 수 있도록 하는 가장 기본적인 나노소자의 구조를 갖는 나노소자를 제공하는 이점이 있다. 그리고, 본 기술은 p 타입과 n 타입 영역 사이에 초격자나 양자우물구조를 삽입해서 레이저 다이오드(laser diode)를 제작할 수 있으며, p 타입과 p 타입 혹은, n 타입과 n 타입 영역사이에 초격자 혹은 양자우물구조를 삽입해서, 공명터널링 다이오드(resonant tunneling diode, RTD) 등을 제작할 수 있도록 하는 나노선 및 이를 이용한 나노소자를 제공하는 이점이 있다. 더욱이, 본 기술은 제조되는 단일나노선 각각이 하나의 소자로 작용하도록 하여 십자접합을 이용한 소자보다도 훨씬 집적도가 높은 회로를 보다 용이하게 제작할 수 있도록 된 나노선과 이를 이용한 나노소자를 제공하는 이점이 있다. 한편, 본 기술은 기존의 나노소자 제작방법의 한계를 극복하고, 집적도가 높은 회로를 보다 용이하게 만들 수 있을 뿐만이 아니라, 매우 복잡한 구조를 필요로 하는 다양한 나노소자도 쉽게 제작할 수 있도록 나노선 하나 하나에 복잡한 구조를 부여해서 단일 나노선으로 이루어진 나노소자를 제작하는 방법을 제공하는 이점이 있다.
- 보유기관
- 포항공과대학교
- 등록일
- 2006-05-10
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
본 기술은 산화아연계 나노선에 관한 것으로서, 더 상세하게는 산화아연과 유사한 격자상수를 가지는 물질을 교대로 쌓아 만들어진 양자우물 또는 초격자 구조물을 지니는 산화아연계 나노선에 관한 것이다.한편, 본 기술은 질화물 반도체, 실리콘 카바이드, 산화아연마그네슘(Zn1-xMgxO(0≤x≤1))과 산화아연카드늄(Zn1-xCdxO(0≤x≤1)), 산화아연망간(Zn1-xMnxO(0≤x≤1)) 등의 물질로 되는 초격자 구조물을 지니는 산화아연계 나노선에 관한 것이다.본 발명은 수 옹스트롱(Å)에서 수 백 나노 혹은 그 이상의 얇은 두께를 가지는 산화아연과 산화아연마그네슘(Zn1-xMgxO(0≤x≤1))과 산화아연카드늄(Zn1-xCdxO(0≤x≤1)), 산화아연망간(Zn1-xMnxO(0≤x≤1)) 등의 물질들을 교대로 쌓은 양자우물 또는 초격자 구조의 산화아연계 나노선을 제공하는 이점을 제공한다.구체적으로 본 기술은 어떠한 나노선의 경우에도 만들어진 적이 없는 초격자 구조를 가지는 나노선을 제공한다. 본 출원인이 이러한 나노선을 만드는 방법은 향후 지속적으로 추진될 탑다운(top down) 방식으로 복잡한 구조를 단일 나노선 안에 제작할 수 있는 방법으로 기존의 바톰업(boottom up) 방식을 이용한 나노소자 개발의 한계를 극복하고, 새로운 방식으로 나노선을 제작하는 방식을 이용해, 나노선에 새로운 구조를 부여함으로써 단일 나노선에 기능성을 부여할 수 있는 가능성을 가진다. 특히 산화아연반도체는 그 고유한 전기적 광학적 특성이 우수한 산화물 반도체로서, 본 기술에서 제시한 초격자 산화아연계 나노선의 경우는 고기능의 나노 전자소자, 광소자 또는 환경관련 소자에 응용할 수 있어 매우 중요하다.
- 보유기관
- 포항공과대학교
- 등록일
- 2006-05-10
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
본 발명은 P 채널 및 N 채널 MOSFET를 모두 사용하는 폴디드 캐스코드 형태의 듀얼 게이트 차동 입력단을 포함하는 고속 인터페이스 회로에 관한 것이다. 본 발명의 고속 인터페이스 회로에 따르면, 공통 접지 전압부터 공급 전압에 이르는 광역의 공통모드 입력 전압 범위를 갖는 고속 저전압 차동 신호를 효율적으로 CMOS(Complementary Metal Oxide Semiconductor) 디지털 신호로 복원할 수 있게 되며, 또한 공통모드 임피던스 부정합에 의한 잡음이나 공통 접지에서 발생하는 잡음 또는 임피던스 등에 의해 공통 모드 전압이 규격을 벗어나게 되는 경우에도 이에 영향을 받지 않고 안정적으로 CMOS 디지털 신호로 복원할 수 있게 된다. 그리고, 본 발명은 고속 인터페이스 회로의 수신단을클럭 신호에 동기되지 않는 비동기식 회로로 구현하고, 송신단에서수신단까지의 클럭 신호와 데이터 신호에 대하여 수신단 회로를 공통으로 적용하여 클럭과 데이터 신호가 동일한 수신단 회로에 의해 복원되도록 함으로써, 해당되는 클럭 및 데이터 신호의 전달 채널의 길이(신호 전달 경로의 길이) 차이로 인해 각 복원 신호의 전달 지연 시간이 다르더라도 타이밍 슬루율을 최소화할 수 있게 된다. 또한, 본 발명의 고속 인터페이스 회로를 평판 디스플레이 장치의 타이밍 제어기와 소스 드라이버(데이터 드라이버) 사이에 구현함으로써, 타이밍 제어기에서 송신한 고속 저전압 차동 신호를 수신단인 소스 드라이버측에서 정확하게 디지털 전압 신호로 복원할 수 있게된다.다수의 P 채널 및 N 채널 MOSFET를 사용하는 폴디드 캐스코드 형태의 증폭단을 통해 고속 저전압의 차동 신호를 입력받아 1차 증폭해 주는 듀얼 게이트 차동 입력단과; 다수의 P 채널 MOSFET와 래치 구조로 이루어진 다수의 N 채널 MOSFET로 정궤환 루프를 형성하여 상기 듀얼 게이트 차동 입력단에 의해 증폭된 차동 신호를 2차 증폭해 주는 정궤환 루프단과; P 채널 MOSFET로 전류미러를 형성하여 상기 정궤환 루프단에 의해 2차 증폭된 차동 신호를 단일 신호로 복원하여 출력해 주는 출력 버퍼단을 포함하는 고속 인터페이스 회로를 제공하는데 있다.
- 보유기관
- 한양대학교
- 등록일
- 2006-05-24
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
* 발명의 요약종래의 다중준위 플래시 메모리 소자는 쓰기동작에서 작은 문턱전압 분포를 가지기 위하여 단일 준위 플래시 메모리 소자의 쓰기동작보다 작은 계단전압을 사용한다. 그리하여 종래의 다중 준위 플래시 메모리 셀에서는 문턱전압 분포를 작게 하면서 동시에 쓰기 시간을 빠르게 할 수 없다. 본 발명은 상기와 같은 문제점을 해결하기 위하여 플로팅 게이트를 충전용량이 다른 여러 부분으로 나누고 플로팅 게이트의 최대 충전용량을 각 준위의 문턱전압만큼 변화시킬 수 있는 양으로 제한하게 설계하였다. 쓰기전압이 플로팅 게이트의 각 부분에 다르게 적용되게 하고 높은 계단 전압에서 쓰기 동작이 가능하게 하여, 빠른 쓰기 시간과 문턱 전압 분포가 작은 다중준위 플래시 메모리 소자 제작을 할 수 있는 설계방법을 제시.* 기술의 진보성플래시 메모리에 있는 플로팅게이트 층의 최대충전용량을 조절하고 플로팅 게이트를 충전용량이 다른 여러 부분으로 나누어 제작하기 때문에 쓰기전압이 각각 다르게 적용되게 하여 쓰기 속도가 빠르고 문턱전압분포가 작은 다중준위 플래시 메모리 소자 제작을 할 수 있는 설계방법을 제시한다.* 기술의 특징 - 본 기술은 다중 준위 플래시 셀에서 중요한 문턱 전압분포를 작게 하는 동시에 높은 계단전압을 사용하여 쓰기 속도를 올릴 수 있는 새로운 플래시 메모리 소자 설계 방법을 제시한다. * 적용응용분야 및 시장성 - 차세대 다중 준위 플래시 메모리 셀의 설계에 적용가능하다. - 충전용량 제한 방법은 단일 준위 플래시 메모리 셀의 설계에도 응용가능하다. - 국내외 시장성은 수천만 불이 예상된다.
- 보유기관
- 한양대학교
- 등록일
- 2006-05-24
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
본 발명은 charge pump 회로에 제안한 multi-phase clocking을 적용함으로써 poly-Si TFT에서 제한되는 주파수의 증가 없이도 리플전압을 최소화하여 DC-DC 변환회로 대부분의 면적을 차지하는 필터링 커패시터의 크기를 줄여서 소 면적 구현이 가능하게 하였다. Dickson 구조와 cross-coupled 구조의 charge pump 회로의 출력 리플전압은 508.8mV와 263.4mV인 반면 4-위상과 6-위상 클럭킹을 적용한 출력에서의 리플전압은132.3mV와 73mV으로 이상적으로 줄어듦을 알 수가 있다. 또한 Iout=100uA와 fclk=1MHz에서 50mV의 리플전압을 가지기 위해 요구되는 필터링 커패시터의 크기는 Dickson 구조와 cross-coupled 구조에서는 1029pF과 575pF인 반면 제안한 4-위상과 6-위상 클럭킹을 적용한 구조에서는 단지 290pF과 157pF만이 필요하다. Dickson 구조의 charge pump인 경우 61.27%의 펌핑 효율을 가지는 반면, 4-위상과 6-위상 클럭킹을 적용한 cross-coupled 구조의 경우에는 67.79%와 67.76%의 효율을 각각 가진다.본 발명은 반도체 회로에 관한 것으로, 보다 상세하게는 시스템 온 글래스(System‐On‐Glass)를 위한 차지 펌프의 리플 감소 회로 및 차지 펌프 회로에 관한 것이다. 교차 결합 구조를 이용하여 문턱전압 강하로 인한 전압 출력의 제한을 줄이고 다중 위상 클럭킹을 이용하여 실제 클럭 주파수를 증가시키지 아니하고도 주파수를 증가시킨 것과 같은 효과를 생성하여 리플 전압의 크기를 줄이고 차지 펌프 회로의 최종 출력단에 사용되는 필터링 커패시터의 크기를 줄임으로써 면적에서 이득을 얻을 수 있고 안정적인 출력 전압을 얻을 수 있다.
- 보유기관
- 한양대학교
- 등록일
- 2006-05-24
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
Poly-Si TFT를 이용한 아날로그 회로의 경우 불균일한 grain boundary로 인한 큰 문턱전압의 변화는 회로의 오동작 및 출력의 왜곡을 발생시키게 되며, 비교기의 경우에는 큰 offset전압으로 인하여 잘 동작하지 않을 수가 있다. 도면 3에 문턱전압을 보상한 비교기 회로를 나타내었다. NTFT와 PTFT의 문턱전압은 0.68V와 -2.8V이며 TFT 각각에 ±0.3V의 문턱전압 변화를 주었을 때, 문턱전압 변화를 보상한 경우와 하지 않은 경우에 대한 시뮬레이션 결과를 도면 4에 나타내었다. 기존의 비교기 offset 전압은 825mV이며 문턱전압 변화를 보상한 비교기의 경우에는 97mV의 offset 전압을 가진다.비교기 내의 트랜지스터의 문턱전압 변화에 따른 오프셋을 보상한 비교기 및 그 보상 회로에 관한 것이다. 본 발명의 바람직한 실시예에 따른 비교기는 제 1 입력단에 입력되는 제 1전압신호와 제 2 입력단에 입력되는 제 2전압신호를 비교하여 그에 상응하는 하나의 전압 신호를 출력하는 비교기에 있어서, 전류신호를 증폭하고 증폭된 전류 신호를 미러링하는 복수개의 트랜지스터와, 트랜지스터 중 적어도 하나에 결합된 문턱전압 보상수단을 포함하여 제 1입력단과 제 2입력단으로부터 입력된 각 전압신호에 상응하는 두 개의 전류신호를 미러링하는 사전 신호 증폭부; 사전 신호 증폭부로부터 출력된 전류신호에 의해 미러링되는 트랜지스터, 수신된 두 개의 전류신호를 증폭 및 비교하기 위한 트랜지스터 및 트랜지스터 중 적어도 하나에 결합된 문턱전압 보상수단을 포함하여 비교된 두 개의 전류신호에 상응하여 두 개의 전압신호를 출력하는 신호 비교부; 신호 비교부로부터 입력된 두 개의 전압 신호에 상응하는 하나의 전압 신호를 출력하는 논리 회로부를 포함한다.
- 보유기관
- 한양대학교
- 등록일
- 2006-05-24
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
* 원리 및 구성본 기술은 고분자 박막 내에 자발형성된 금속 또는 금속산화물 나노결정체를 이용한 나노 플로팅 게이트를 갖는 고효율 저비용의 플래쉬 메모리 소자 및 그 제조방법에 관한 것으로 종래의 플래쉬 메모리 소자의 나노 결정체의 형성과정보다 매우 간단하게 나노 결정체를 형성할 수 있으며 전체적으로 균일한 분포를 가지는 결정체들이 고분자층으로 둘러쌓여있어 결정체의 응집현상 없이 나노 결정체의 크기나 밀도를 제어할 수 있으며 종래의 나노 플로팅 게이트보다 전기적으로나 화학적으로 안정성을 갖는 나노 플로팅 게이트를 이용함으로써 고효율 저비용의 나노 플로팅 게이트의 메모리 소자 및 그 제조방법을 제공하는 효과가 있다.* 기술의 특징본 기술은 나노 기억 소자에서 중요한 나노 결정체의 크기 및 모양을 제어 할 수 있으며, 물질 특성상 전기적으로나 화학적인 안정성을 가진 나노 플로팅 게이트를 가진 플래쉬 기억소자의 제작할 수 있다.* 적용응용분야 및 시장성고분자 내에 여러가지 나노 결정체를 형성하여 고가의 장비 없이도 간단한 공정과정과 고효율 특성을 갖는 나노 플로팅 게이트의 형성이 가능하며, 이를 이용한 한 고효율 및 저비용 나노 플로팅 게이트를 가진 플래쉬 기억소자 제작가능하다. 국내외 시장성은 수천억불에 달할 것으로 추산된다.
- 보유기관
- 한양대학교
- 등록일
- 2006-05-24
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
본 기술은 양극 산화 공정을 이용한 일체형 3극 구조 전계방출 소자 및 그 제조방법에 관한 것이다.본 기술은 유리 및 웨이퍼 기판위에 각 전극과 알루미늄층을 형성하고 양극 산화를 통해 알루미나층에 다수의 나노미터 단위 미세 홀을 형성한 후, 각 미세 홀내에 전계방출을 위한 에미터를 제조하고 양극용 최상부 전극을 알루미나 층위에 밀폐 형성시켜 일체화된 진공 미세 3극 구조의 전계방출 소자를 구현함으로써, 종래의 전자 빔 리소그라피 방법을 이용하지 않고도 일정한 크기와 배열을 가지는 미세 홀을 얻을 수 있으며, 또한 낮은 전압에서도 높은 전류밀도를 가지는 소자를 얻을 수 있게 되는 이점이 있다.본 기술의 목적은 양극 산화 공정을 이용하여 대 면적에 일정한 크기와 배열을 갖는 나노미터 사이즈의 게이트 홀을 간단하게 구현하며, 전극 사이의 간격이 좁게 형성되도록 함으로써, 낮은 전압에서도 높은 전류밀도로 구동 가능하게 되는 일체형 3극 구조 전계방출 소자 및 제조방법을 제공한다. 상술한 목적을 달성하기 위한 본 기술은, 양극산화 공정을 이용한 일체형 3극 구조를 가지는 전계방출 소자 및 제조방법에 있어서, 지지층 상부에 형성되어 전계 방출 소자의 음극으로 사용되는 하부 전극층과 균일한 전계방출 특성을 위해 상기 하부 전극 상부에 형성되는 저항층과 게이트 홀로 사용되는 다수의 미세 홀이 형성된 게이트 절연층과 상기 게이트 절연층 상부에 형성되는 게이트 전극층과 상기 게이트 전극 상부에 절연층으로, 게이트 절연층의 홀과 단일채널을 이루는 알루미나층과 구조의 밀폐와 양극으로 사용되는 상부 전극층과 상기 게이트 절연층에 형성된 각 미세 홀 내 생성되며, 고 전계에서 전자를 방출하는 에미터를 포함하는 일체형 3극 구조 전계방출 소자를 구현하며, (a)지지층 상부에 음극용 하부 전극층을 형성시키는 단계와 (b)상기 하부 전극층 상부에 저항층, 게이트 절연층, 게이트 전극층, 박막 알루미늄층을 순차적으로 형성시키는 단계와 (c)상기 알루미늄층을 양극 산화하여 다수의 미세 홀이 형성된 상부 알루미나층을 형성시키는 단계와 (d)상기 알루미나층의 각 미세 홀이 게이트 절연층의 표면까지 형성되도록 상기 상부 알루미나의 배리어 층과 게이트 전극층을 식각시키는 단계와 (e)상기 게이트 절연층을 식각하여 상기 상부 알루미나층의 각 미세 홀과 단일 채널로 연결되는 다수의 미세 홀이 형성된 게이트 절연층을 형성시키는 단계와 (f)상기 게이트 절연층 각 미세 홀 내에 고 전계에서의 전자 방출을 위한 에미터를 형성시키는 단계와 (g)상기 알루미나층 상부에 구조 밀폐 및 양극으로 사용되는 상부 전극층을 형성시키는 단계를 포함하는 일체형 3극 구조 전계방출 소자 제조방법을 구현하는 것을 특징으로 한다.
- 보유기관
- 포항공과대학교
- 등록일
- 2006-05-24
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
본 발명은 반도체 소자에 적용할 수 있는 구조 및 제조방법에 관한 것으로써, 내산화성이 우수한 AlON박막과 고유전율의 HfO2 및 HfON을 이용하여, 반도체 소자에 적용하기 위한 Off-axis remote plasma 산화법과 Inductively coupled sputtering법을 이용한 AlON와 HfO2 박막의 binary 구조와 laminate 구조 및 제조방법에 관한 것이다.비휘발성 메모리 분야에서는 최근 전기적 신호에 의해 저항 특성의 변화를 가지는 새로운 비휘발성 메모리인 Resistive Random Access Memory(ReRAM)에 대한 연구가 진행되고 있으며, 이러한 ReRAM 셀의 기본적인 구성 소자는 높은 저항 또는 낮은 저항을 가지거나, 임의의 중간 저항 값을 가지도록 프로그래밍될 수 있다. 또한 ReRAM은 공정이 간단하고, 초저전력 소모 및 빠른 쓰기/지우기 특성을 가지고 있어서, 대용량 비휘발성 메모리를 제공할 수 있다.본 발명의 목적은 상기 서술한 문제점을 고려하여 산소에 의한 defect를 줄이기 위해 Oxynitride 산화법을 이용한 AlON, HfO2, HfON 박막을 이용하여 차세대 트랜지스터, 캐패시터 및 새로운 비휘발성 메모리 소자 중의 하나인 ReRAM에 적용하기 위한 binary 구조와 laminate 구조를 제공하며, 이러한 구조를 제조함에 있어 Off-axis remote plasma 산화법과 inductively coupled sputtering 법을 이용한 제조방법을 제공하는데 있다.상기에서 설명한 바와 같이 AlON의 우수한 내산화성 및 Si 기판과의 산화 억제 효과와 HfO2, HfON의 높은 유전율을 이용하여 트랜지스터의 scale down으로 인한 누설 전류와 Short channel effect 등 문제점를 개선하여 고효율의 트랜지스터를 제조할 수 있으며, 또한 높은 유전율을 요구하고 있는 캐패시터에 적용함으로써 반도체 소자 시장에 크게 기여할 것으로 예상된다. 이외에 이러한 구조는 차세대 메모리 소자로 부상하고 있는 Resistive Random Access Memory(ReRAM)에도 적용 가능함으로 상기에서 제시한 구조를 이용한 ReRAM 제조시 차세대 메모리 소자 시장 선점에 기여할 것으로 예상된다.
- 보유기관
- 한양대학교
- 등록일
- 2006-05-18
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
본 발명은 아이피에스(IPS:IN-PLANE SWTICHING) 모드를 이용한 반투과형 액정표시소자에 관한 것으로서, IPS 모드를 사용하는 전극 구조에 있어서, 하부 기판상에 위치해 있는 전극을 불투명 금속으로 형성시켜 반사 영역으로 이용하고 전극 사이를 투과 영역으로 사용 할 수 있는 액정표시소자로서, 반사와 투과 영역에서 일정한 셀갭을 갖도록 제작이 가능한 효과가 있고 두 영역 모두에서 광시야각 특성을 갖는 액정표시장치의 제작이 가능한 효과가 있고, 실내에서는 투과형으로, 실외에서는 반사형으로 사용 할 수 있는 제품 제작이 가능한 효과가 있고 기존의 IPS 셀 제조 공정을 그대로 사용가능하며 반사 영역과 투과 영역을 구동 하는데 있어서 하나의 구동 회로를 사용하는 유용한 발명이다.아이피에스 모드를 사용하는 전극 구조에 있어서,전극 윗 부분을 반사 영역으로 구현하기 위해서 불투명 금속으로 되어 있어 반사가 잘되는 전극과;전극 사이 부분을 투과 영역으로 구현하여 반사형과 투과형 LCD가 동시에 구현되는 액정표시소자로서;상기 액정표시소자는 전압 인가시 투과 영역에서의 액정 방향자가 회전되는 정도가 반사 영역에서의 액정 방향자가 회전되는 정도의 두배가 되고;반사 영역에서는 반사 영역에서의 상부 편광판의 투과축 방향과 액정의 러빙 방향은 서로 일치하며; 내장형 위상자의 위상 지연축 방향은 액정의 러빙 방향에 대해서 ±45°이루고 있어서 정규 암흑 상태를 나타내며;투과 영역에서는 내장형 위상자 하부에 QWP의 위상 지연축 방향을 내장형 위상자의 위상 지연축 방향에 대해서 수직인 방향으로 배치시키고;하부 편광판을 QWP의 위상 지연축 방향에 ±45°로 함으로써 정규 암흑 상태를 나타내며;유전율 이방성이 음인 액정은 액정의 러빙 방향은 0~45°로 하며 유전율 이방성이 양인 액정은 액정의 러빙 방향을 45~90°로 하며;사용되는 액정의 위상 지연값이 0.28 ~ 0.36 ㎛로 변하더라도 어둠 상태에서의 반사율과 투과율의 변화가 없고 밝음 상태의 반사율과 투과율 모두가 최대로 하는 것을 특징으로 하며; 사용되는 액정의 위상 지연값이 바람직하게는 Λ(2N+1)/2,(Λ = 550NM±10NM, N=0 또는 양의 정수)의 값을 가짐으로써, 반사 영역과 투과 영역이 정규 암흑상태가 되는 것을 특징으로 하며; 반사형 전극의 폭과 전극간 거리를 조절 함으로써 반사 영역과 투과 영역 모두 같은 구동 조건을 갖도록 하는 아이피에스 모드를 이용한 반투과형 LCD.
- 보유기관
- 전북대학교
- 등록일
- 2006-05-24
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
본 발명은 칩을 전도성 접착제와 솔더범프를 이용하여 기판 위에 직접 부착하는 칩 접합방법에 관한 것으로서 칩의 금속패드 위에 확산방지 금속박막을 증착한 후 패터닝하는 단계; 상기의 금속박막 위에 Pb-Sn, Sn 및 Sn-Bi 중 어느 하나의 솔더재료를 이용하여 솔더범프를 형성시키는 단계; 상기 칩을 기판 위에 정렬한 후 그 사이에 전도성 접착제를 정렬시키는 단계; 및 상기의 정렬된 기판, 전도성 접착제 및 칩을 열압착법 및 초음파법, 또는 열압착과 초음파의 혼합방법을 이용하여 접합시키는 단계; 를 포함하는 접합방법을 제공함으로써 기존의 공정보다 접합온도를 낮출 수 있고 접촉저항이 감소하며 고가의 Au 전극 또는 Au/Ni 전극 대신 솔더 범프를 사용함으로써 전극의 제조가격을 낮출 수 있다. 또한 ACF와 같은 전도성 접착제를 그대로 사용할 수 있으므로 기존 공정을 유용하게 사용할 수 있다.본 발명에 의한 도전성 입자와 솔더 범프 사이를 열압착시키는 경우 도전성 입자와 솔더는 쉽게 반응하므로 기존 공정보다 낮은 온도에서 화학적으로 결합시킬 수 있으며 초음파 에너지를 가하면 접합온도를 더 낮출 수 있다. 도전성 입자와 솔더사이의 계면은 종전의 기계적 접촉이 아니라 화학적, 금속학적 결합이 되므로 접촉저항이 감소된다. 또한 고가의 Au 전극 또는 Au/Ni 전극대신 저렴한 솔더 범프를 사용하므로 전극의 제조가격을 낮출 수 있으며 ACF 같은 도전성 입자가 포함된 기존의 도전성 접착제를 그대로 사용할 수 있으므로 기존 공정을 크게 바꿀 필요가 없다. 또한 열압착시 기존 공정보다 가해주는 압력이 낮아도 접합이 가능하며 전극의 평면도(planarity)에도 덜 예민한 효과가 있다.
- 보유기관
- 한양대학교
- 등록일
- 2006-05-22
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
저항 메모리 소자의 저항 소자 제작에 있어, 기판 위에 하부전극을 증착하는 공정, 하부전극 위에 절연막을 증착하는 공정, 절연막을 결정이 형성되지 않는 저온에서 열처리하는 공정, 절연막 증착과 저온 열처리를 원하는 절연막 두께까지 반복하여 절연막을 적층하는 공정, 결정을 유도하기 위하여 고온에서 열처리 하는 공정 및 절연막 위에 상부전극을 증착하는 공정으로 저항 소자를 형성한다. 이러한 방법에 의해서 Forming이 없는 forming-free한 스위칭 현상을 유발할 수 있으며, 동작 전압을 낮출 수 있는 효과가 있다.본 발명에 의한 절연막의 적층증착에 의한 저항 메모리 소자의 제조방법은 저항 메모리 소자 제조공정에서 절연체 박막을 형성하는 데 있어 절연체 박막의 형성과 저온 열처리를 반복하여 원하는 두께로 적층한 후 최종 고온 열처리를 함으로써 종래 저항 메모리 소자를 구동하기 위해서 반드시 필요로 하였던 포밍과정을 생략하여도 저항의 스위칭 현상이 유발되어 저항 메모리 소자의 구동이 가능하다.또한, 종래에 비하여 크게 낮아진 동작 전압과 높아진 저항비를 얻을 수 있어 저항 메모리 소자의 동작 특성이 크게 개선된다.
- 보유기관
- 한양대학교
- 등록일
- 2006-05-22
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
본 명은 단일갭으로 이루어진 반투과형 액정표시장치에 관한 것으로, 프린지 전기장을 이용한 액정 표시 장치에서 내장형 위상자를 이용해서 반사 영역과 투과 영역의 셀갭이 동일하며 두 영역 모두에서 화질이 우수하며 시야각 특성이 우수한 반투과형 액정표시장치이다. 따라서 본 발명에 따른 반투과형 LCD는 단일갭을 이용함으로써, 제조상의 복잡함을 없애고 프린지 전기장을 이용한 반투과형 LCd 장치를 제작할 수 있는 효과가 있다. 단일갭 반투과형 LCD는 종래의 이중갭 반투과형 LCD에 비해 수율 및 화질개선에 큰 기여를 할 것이다.본 명은 단일갭으로 이루어진 반투과형 액정표시장치에 관한 것으로, 프린지 전기장을 이용한 액정 표시 장치에서 내장형 위상자를 이용해서 반사 영역과 투과 영역의 셀갭이 동일하며 두 영역 모두에서 화질이 우수하며 시야각 특성이 우수한 반투과형 액정표시장치를 제작할 수 있다. 이를 위한 본 발명은 상부 편광판과; 상기 상부 편광판의 하부에 위치한 상부 기판과; 상기 상부 기판의 하부에 투과 영역과 반사 영역의 셀갭이 동일하며, 액정층 하부에 반사 영역에서는 빛의 성분의 위상을 지연 시켜주고 투과 영역에서는 위상을 지연 시키지 않는 패턴 되어 있는 내장형 위상자와; 상기 내장형 위상자 하부에 위치한 화소 전극 폭이 0.1~6㎛정도이고, 화소 전극간 간격은 1~6㎛정도의 슬릿 형태의 투명 전극인 화소 전극과; 상기 화소 전극 하부에 위치한 절연층과; 상기 절연층 하부에 반사 영역에서는 반사형 전극, 투과 영역에서는 투과형 전극으로 구성되어 있는 평면 형태의 공통 전극과; 상기 하부 기판 하부에서의 구동 회로와; 상기 공통 전극 하부에 위치한 하부 기판과; 상기 구동 회로 하부에 위치한 하부 편광판을 포함하는 단일갭의 프린지 전기장을 이용한 NB 모드 반투과형 LCD와; 반사 영역에서 반사형 전극, 투과 영역에서 투과형 전극으로 구성된 평면전극 대신 전체가 투과형 전극인 평면 전극과 반투과형 필름을 사용한 단일갭의 프린지 전기장을 이용한 NB 모드 반투과형 LCD이다.
- 보유기관
- 전북대학교
- 등록일
- 2006-05-24
상세보기