일반기술
전기·전자 > 기타 전기/전자
본 발명은 패시베이션(passivation) 방법에 대한 것으로써, 공정이 간단하고 소자의 성능 저하도 방지할 수 있으며, 저가격 화가 가능한 광반응성 폴리이미드를 이용한 패시베이션 방법이다. 본 발명의 광반응성 폴리이미드를 이용한 패시베이션 방법은, 광반응성 폴리이미드를 반도체 기판에 회전 도포(spincoating)한 후 선굽기(pre-baking)를 수행하는 제 1단계; 필요한 부분만을 남기기 위한 노광(exposure)의 제 2단계; 노광된 광반응성 폴리이미드를 현상하여 필요로 하지 않는 부분을 제거한 후, 흡착력 강화와 광반응성 폴리이미드의 경화를 위한 현상과 후굽기(post-baking)의 제 3단계를 포함하여 구성되어 있다. 본 발명은 광반응성 폴리이미드를 사용하여 한 번의 패턴 형성 작업으로 저유전율의 패시베이션 막을 제작함으로써 공정의 단순화 및 저가격화를 이루는 것으로, 본 발명으로 인해 부정합 고전자이동도 트랜지스터 및 초고주파 집적회로 제작과정에서 필수적인 패시베이션 공정이 방법이 간단하고 플라즈마의 증착 과정 및 건식 식각에 따른 소자의 특성저하가 일어나는 것을 줄일 수 있으며, 가격적인 측면에서 저가에 패시베이션 공정을 수행할 수 있는 효과를 낼 수 있다. 또한 두꺼운 패시베이션 박막을 형성함으로써 소자, 회로 및 이들 소자와 회로를 이용하여 구성된 시스템의 내구성을 증가시킬 수있는 효과가 있다. 광반응성 폴리이미드 유전 박막을 원하는 두께로 균일하게 도포할 수있는 도포조건 및 적절하게 패터닝을 할 수 있는 굽기 조건, 또한 패터닝 이후에 유전막이 손상되지 않도록 실시하는 고온의 양생공정을 개발하여, 광반응성 폴리이미드를 반도체 기판에 회전 도포 한 후 선굽기를 수행하는 제 1단계; 패턴이 형성된 마스크(16)와 광반응성 폴리이미드가 도포된 반도체 기판을 접촉시킨 후 405 nm 이하의 파장을 갖는 자외선(15)에노출시켜, 측정 와이어 본딩용 패드(17) 등의 필요로 하는 부분만을 남기기 위한 노광의 제 2단계; 노광된 광반응성 폴리이미드를 현상하여 필요로 하지 않는 부분을 제거한 후, 흡착력 강화와 광반응성 폴리이미드의 경화를 위한 현상과 후굽기(post-baking)의 제 3단계를 포함하는 광반응성 폴리이미드를 이용한 패시베이션 방법을 제공하고자 한다.본 발명은 기존의 플라즈마를 이용한 화학기상증착 방법을 이용한 밀리미터파 대역용 부정합 고전자이동도 트랜지스터 및 초고주파 집적회로의 패시베이션의 단점을 보안하기 위해 광반응성 폴리이미드를 이용한 패시베이션 방법에 관한 것이다. 본 발명의 광반응성 폴리이미드를 이용한 밀리미터파 대역용 부정합 고전자이동도 트랜지스터 및 초고주파 집적회로의 패시베이션은, 광반응성 폴리이미드를 반도체 기판에 회전 도포(spin coating)한 후 선굽기(pre-baking)를 수행하는 제 1단계; 필요한 부분만을 남기기 위한 노광(exposure)의 제 2단계; 노광된 광반응성 폴리이미드를 현상하여 필요로 하지 않는부분을 제거한 후, 흡착력 강화와 광반응성 폴리이미드의 경화를 위한 현상과 후굽기(post-baking)의 제 3단계를 포함하여 구성되어 있다.본 발명은 밀리미터파 대역용 부정합 고전자이동도 트랜지스터 및 초고주파 집적회로의 패시베이션 공정에서 플라즈마 화학기상증착 방법을 이용하여 유전 박막을 형성하고, 그 이후에 패턴을 형성 한 후 건식 식각을 하는 기존의 방법에 비해, 한 번의 광반응성 폴리이미드의 패턴 형성만으로 패시베이션이 가능한 효과가 있다. 또한 본 발명으로 인해 부정합 고전자이동도 트랜지스터 및 초고주파 집적회로 제작 과정에서 필수적인 패시베이션 공정의 방법이 간단하고 플라즈마의 증착 과정 및 건식 식각에 따른 소자의 특성저하가 일어나는 것을 줄일 수 있으며, 가격적인 측면에서 저가에 패시베이션 공정을 수행할 수 있는 효과를 낼 수 있다. 또한 두꺼운 패시베이션 박막을 형성함으로써 소자, 회로 및 이들 소자와 회로를 이용하여 구성된 시스템의 내구성을 증가시킬 수 있는 효과가 있다.광반응성 폴리이미드를 반도체 기판에 회전 도포 한 후 선굽기를 수행하는 제 1단계; 패턴이 형성된 마스크(16)와 광반응성 폴리이미드가 도포된 반도체 기판을 접촉시킨 후 405 nm 이하의 파장을 갖는 자외선(15)에 노출시켜, 측정 와이어 본딩용 패드(17) 등의 필요로 하는 부분만을 남기기 위한 노광의 제 2단계; 노광된 광반응성 폴리이미드를 현상하여 필요로 하지 않는 부분을 제거한 후, 흡착력 강화와 광반응성 폴리이미드의 경화를 위한 현상과 후굽기(post-baking)의 제 3단계를 포함하는 것을 특징으로 하는 광반응성 폴리이미드를 이용한 패시베이션 방법.
- 보유기관
- 효성특허법률사무소
- 등록일
- 2006-06-12
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
본 기술은 초고주파 및 밀리미터파 용 전계효과 트랜지스터(FET) 제조에 있어서 수소화 실세스퀴옥산을 이용한 게이트 및 그 제조방법에 관한 것이다. 전계효과 트랜지스터의 제조에 있어서 소자의 고속 동작 특성을 평가하는 전류 이득 차단주파수(current gain cut-off frequency)를 결정하는 주된 요인은 소자의 게이트 길이(gate length)이며, 게이트 길이가 짧아질수록 전류 이득 차단 주파수는 증가하게 된다. 이러한 특성을 위해 기존의 제조 방법에 의하여 게이트 길이를 짧게하면 그 수율이 떨어지게 되며 재현성도 낮아지게 된다.초고주파 반도체 소자 제조에 있어서, 음성의 성질을 가진 전자선 반응성 수소화 실세스퀴옥산(hydrogen silesquioxane, HSQ)을 소스 전극 및 드레인 전극 등의 오믹 금속층 사이에 적층한 후 전자선 묘화 공정을 이용하여 나노미터 급의 게이트 길이를 갖도록 하였다. 수소화 실세스퀴옥산은 전자선에 음성의 성질을 가지고 반응하는 고분자 중합체로 묘화 공정만으로 나노미터 급의 게이트 길이 확보가 가능하여 플라즈마에 의한 소자의 손실이 없다. 또한 초고주파 반도체 소자의 보호를 위한 패시베이션 공정을 게이트 제조와 동시에 이룰 수 있다.본 기술에 의한 수소화 실세스퀴옥산을 이용한 게이트 및 그 제조방법은 초고주파 반도체 소자의 게이트에 있어서, 음성의 성질을 가진 전자선 반응성 수소화 실세스퀴옥산을 소스 전극 및 드레인 전극 등의 오믹 금속층 사이에 적층한 후 전자선 묘화 공정을 이용하여 게이트 길이를 효과적으로 감소시켜 나노미터 급의 게이트 길이를 갖을 수 있으며, 수소화 실세스퀴옥산을 패시베이션 용도로 사용할 수 있다.또한 공정을 비교적 간단하게 만들어 시간 및 비용절감을 통해 최대 이윤 창출이 실현 가능하며, 이러한 게이트 제조 방법은 게이트의 길이 축소가 유리하여 고성능 초고속 소자제조가 가능하며, 비용절감, 신뢰성 및 재현성에 우수한 효과가 있다.
- 보유기관
- 효성특허법률사무소
- 등록일
- 2006-05-24
상세보기
일반기술
전기·전자 > 기타 전기 응용 기술
발명은 표면 MEMS 기술을 이용한 다공성 실리콘 기반 마이크로스트립 전송선로에 관한 것으로, 다공성 실리콘 기반의 유전체로 지지되는 마이크로스트립 전송선로를 구성함으로써 MEMS 기술을 이용한 종래의 밀리미터파 집적회로의 저손실 전송 선로에 비하여 제작 공정이 비교적 간단하고, 전송선로와 접지면 사이에 있는 유전체에서 발생하는 유전체 손실과 기판에 의한 유전체 손실이 줄어들며 기존의 집적회로 소자와 서로 호환이 가능한 밀리미터파 집적회로의 저손실 전송선로에 대한 것이다.본 발명은 유전체 기둥을 사용하여 전송선을 기판과 격리하여 공기 중에 띄워 놓고 반도체 기판을 표면이 산화된 다공성 실리콘 기판을 사용함으로서, 비교적 간단한 공정으로 유전체에 의한 유전 손실과 반도체 기판에 의한 유전손실을 줄이는 저손실 전송선을 제공하는 것을 그 목적으로 한다.본 발명의 표면 MEMS 기술을 이용한 다공성 실리콘 기반 마이크로스트립 전송선로는 마이크로스트립 전송선로에 있어서, 산화되어 다수개의 홀이 구비된 다공성 실리콘 기판과; 상기 산화된 다공성 실리콘 기판 표면에 형성되는 접지면과 두개이상의 패드와; 상기 접지면에 구비되되 접지면에 수직으로 형성된 다수개의 유전체 기둥 및; 상기 반도체 기판 표면의 두개 이상의 패드를 서로 연결하기 위해 상기 유전체 기둥으로 지지되어 상기 접지면과의 사이에 공기층이 형성되는 마이크로스트립 전송선으로 구성된다. 또한, 상기 실리콘 기판의 산화된 다공층의 두께가 1㎛인 것을 특징으로 한다.본 발명의 표면 MEMS 기술을 이용한 다공성 실리콘 기반 마이크로스트립 전송선로는 다공성 실리콘 기판을 열 산화하여 생긴 1㎛ 두께의 다공성 실리콘 표면에 MEMS 기술을 이용하여 유전체 기둥을 제작하고 그 기둥 위에 폭 50㎛ , 두께 7㎛의 신호선을 올려놓음으로써 MEMS 기술을 이용한 종래의 밀리미터파 집적회로의 저손실 전송 선로에 비하여 제작 공정이 비교적 간단하고, 신호선이 산화된 다공성 실리콘 표면을 가진 실리콘 기판 위의 공기 중에 떠 있음으로써 기판 및 전송선과 접지면 사이에 있는 유전체에서 발생하는 유전체 손실뿐만 아니라 기판 자체의 유전손실을 줄일수 있고, 기존의 집적회로 소자와 서로 호환이 가능하다는 장점이 있다.
- 보유기관
- 효성특허법률사무소
- 등록일
- 2006-05-12
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
본 기술은 초고주파 및 밀리미터파용 전계효과 트랜지스터(field-effect transistor: FET) 제조에 있어서 작은 길이의 게이트 및 그 제조방법에 관한 것이다. 전계효과 트랜지스터의 제조에 있어서 소자의 고속 동작 특성을 평가하는 전류 이득 차단 주파수(current gain cut-off frequency)를 결정하는 주된 요인은 소자의 게이트 길이(gate length)이며, 게이트 길이가 짧아질수록 전류 이득 차단 주파수는 증가하게 된다. 이러한 특성을 위해 기존의 제조 방법에 의하여 게이트 길이를 짧게 하면 그 수율이 떨어지게 되며, 재현성도 낮아지게 된다.본 기술은 구조물 패턴의 양쪽 끝 중 한쪽 끝이 묘화 공정시 게이트 다리 패턴 사이에 들어가도록 수행하여 게이트의 다리일부가 구조물의 한쪽 끝에 걸쳐지도록 하여 게이트 길이를 감소시킨 것이다. 또한 게이트 길이가 작아지면서 발생하는 수율 감소 문제를 구조물을 사용함으로써 해결하고, 게이트 제조의 재현성을 높일 수 있으며, 게이트를 이용하여 최종 제조된 반도체소자는 높은 이득과 낮은 잡음 특성을 갖게 되며, 동시에 높은 전류이득 차단 주파수를 가질 수 있다.기존의 기술은 레지스트의 특성과 장비의 성능에 의해 게이트 길이가 결정되게 되고, 게이트 길이가 감소되어 발생하는 재현성 감소 등의 문제로 인해 소자의 수율 감소 문제를 피할 수 없는 문제점이 있었다. 본 기술은 이를 해소하기 위하여 개발된 것으로, 초고주파 반도체 소자의 게이트에 있어서, 게이트의 다리 일부가 구조물에 걸쳐지도록 하여 게이트 길이를 감소시킬 수 있게 되었다. 즉 구조물을 이용하여 게이트를 제조함으로써, 기존의 양성 레지스트만을 이용하여 제조하는 것과 달리 구조물을 적층하고 양성 레지스트를 이용하여 구조물의 패턴을 형성한 후, 다시 양성 레지스트를 도포하여 구조물 패턴과 고의로 어긋나도록 양성 레지스트 패턴을 형성함으로써 실제 양성 레지스트에서 나타나는 게이트의 길이보다 더 작게 제조하고, 또한 고성능의 묘화 장비가 아니어도 게이트길이를 수십 nm 대로 감소시킬 수 있으며, 게이트 제조의 재현성 증가가 가능하며 게이트 길이가 종래 방법에 의한 게이트보다 크게 감소된 게이트를 얻을 수 있게 되었다.- 초고주파 반도체 소자의 게이트에 있어서, 게이트 길이 감소를 위하여 게이트의 다리 일부가 구조물에 걸쳐지도록 하여 게이트 길이를 효과적으로 감소- 길이가 감소된 본 기술의 게이트를 사용하여 제조된 반도체 소자는 높은 이득과 낮은 잡음 특성을 가짐- 전류이득 차단 주파수가 증가- 게이트 길이가 작아지면서 발생하는 수율 감소 문제를 구조물을 사용함으로써 해결할 수 있음- 게이트 제조의 재현성을 높일 수 있는 효과- 장비의 해상도에 관계없이 초미세 게이트를 제조할 수 있어, 게이트 제조에서의 장비 의존도를 탈피할 수 있는 효과
- 보유기관
- 효성특허법률사무소
- 등록일
- 2006-05-22
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
본 기술은 초고주파 반도체 소자 분야에 쓰이며 게이트 머리와 게이트 발로 구성되고 게이트 단부가 일(一)자로 끝나는 게이트에 있어서, 게이트 길이가 작아짐에 따라 게이트가 기울어지거나 쓰러지는 것을 방지하고 물리적인 안정성을 보완하기 위해 게이트 단부 또는 활성영역에 가로와 세로의 길이가 상기 게이트 머리 크기보다 큰 금속 축을 형성하는 것을 특징으로 하는 금속축을 포함하는 게이트에 관한 것이다. 본 기술에 의한 금속축을 포함한 게이트는 유전박막을 사용하지 않음으로써 소자특성 감소를 방지할 수 있으며 단순히 게이트 레이아웃만을 변화시킴으로써 일반적인 전자빔 묘화공정을 비롯한 여러 가지 방법의 묘화공정을 이용한 직접형성법으로 제작 가능하므로 유전박막의 적용에 따른 추가적인 복잡한 게이트 형성공정 없이 안정적이고 재현성 있는 게이트 형성이 가능한 효과가 있다.본 기술은 종래의 반도체 소자의 게이트가 물리적 불안정성을 해결하기 위하여 유전박막을 이용하여 제작하는 것과 달리, 게이트 단부 또는 활성영역(mesa) 밖에 금속 축(metal post)을 추가하여 구성함으로써, 간단한 구조로 게이트의 물리적불안정성을 해결하게 되었다. 본 기술은 게이트 머리와 게이트 발로 구성되고 게이트 단부가 일(一)자로 끝나는 반도체 소자의 게이트에 있어서, 가로와 세로의 길이가 상기 게이트 머리 크기보다 큰 금속 축이 포함된 구성을 특징으로 한다. - 금속 축이 게이트 단부에 부착됨으로써, 게이트 길이가 작아짐에 따라 게이트가 옆으로 기울거나 쓰러지는 것을 방지하고 게이트의 물리적인 안정성을 보완- 금속 축이 활성영역 밖에 위치하여 구성되면, 금속 축 부근에서 소자의 게이트 길이가 넓어짐으로써 발생하는 소자의 특성 감소 문제를 방지- 전자빔 묘화 공정, 광학 묘화공정 또는 레이저 묘화 공정을 이용하여, 게이트 패턴을 형성한 후 금속을 증착시킴으로써 게이트와 금속축을 동시에 형성- 금속축을 포함한 게이트는 0.1 ㎛ 이하의 초미세 게이트를 반도체 단일소자의 특성 감소 없이 또한 복잡한 공정과정이 필요 없이 재현성 있게 형성- 금속축을 포함한 게이트로 인하여, 부정합 고전자이동도 트랜지스터 혹은 변형 고전자이동도 트랜지스터등의 반도체 단일소자에 직접 적용하여 밀리미터파 대역이상의 초고주파 대역에서 동작 가능한 고효율, 고신뢰성 특성을 갖는 능동소자를 개발이 가능- 초고속, 광대역 특성을 갖는 무선통신용 밀리미터파 대역용 단일칩 집적회로(millimeter -wave monolithic integrated circuit; MIMIC)를 개발할 수 있는 핵심 기술을 확보할 수 있고, 이로인한 수입대체 효과 및 기술이전을 통한 경쟁력 확보 및 나아가 광대역 무선 통신 서비스 관련 고부가가치 산업 창출 효과도 예상. - 기존의 구조와는 달리 유전박막을 사용하지 않고 제조됨으로써 소자특성감소를 방지할 수 있으며 단순히 게이트 레이아웃만을 변화시킴으로써 일반적인 전자빔 묘화공정을 이용한 직접형성법으로도 제작 가능하므로 유전박막의 적용에 따른 추가적인 복잡한 게이트 형성공정 없이 안정적이고 재현성 있는 게이트 형성이 가능한 효과가 있음
- 보유기관
- 효성특허법률사무소
- 등록일
- 2006-05-12
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
본 기술은 각종 통신 시스템에서 사용되는 반도체 스위치 제작에 관한 것으로서, 하부에서 상부로 동작하는 pull-up 형태의 캔틸레버를 사용한 pull-up 형 캔틸레버를 이용한 마이크로 머시닝 스위치 제작방법에 관한 것이다.본 기술의 Pull-up 형 캔틸레버를 이용한 마이크로 머시닝 스위치는 높은 단락/개방 격리 특성을 가지며, 낮은 구동전압으로 인해 통신 시스템 내부에 구동 전압을 승압하기 위한 회로가 불필요하므로 시스템의 크기를 소형화가 가능하며, 구동시 캔틸레버를 구성하는 금속의 변형이 없으므로 장시간 사용 후 특성 변화가 거의 없으며, 반영구적으로 사용이 가능한 효과가 있다.본 기술은 종래의 Pull-down 형태의 캔틸레버를 Pull-up 구조로 하여 낮은 직류 전압으로 캔틸레버와 전송 선로를 단락시키고, 캔틸레버를 두꺼운 금속층으로 구성하여 캔틸레버의 무게에 의한 중력을 이용하여 개방하는 구조의 Pull-up 형 캔틸레버를 이용한 마이크로 머시닝 스위치제작방법을 제공한다.본 기술은 상기에서와 같은 종래의 마이크로 머시닝 스위치에서의 문제점을 해소하기 위한 것으로, 통신 시스템에 사용 가능 할 수 있도록 5 V 이하의 낮은 직류 전압에서 구동 가능하고 반영구적으로 사용 가능하도록 할 수 있는 pull-up 형 캔틸레버를 이용한 마이크로 머시닝 스위치 제작방법을 제공하는데 그 목적이 있다.*제작단계1. 규소 기판을 완전히 식각2. 규소 기판으로의 신호 손실을 막기 위한 산화막 성장 후 도금방법을 이용하여 식각된 부분을 금으로 채움3. 규소 기판 상하부에 측정 패드, 캔틸레버 구동용 직류 전압 인가용 패드 및 캔틸레버의 접촉 패드를 형성4. 캔틸레버 구동용 정전기력 발생을 위한 유전박막 적층5. 도금 방법을 이용하여 두꺼운 금속 층의 캔틸레버를 제작6. 캔틸레버를 지지하고 캔틸레버와 접촉 패드와의 일정한 간격을 유지하기 위해 유리를 식각7. 규소 기판과 유리를 양극접합 방법을 이용하여 접합 이상의 pull-up 형 캔틸레버를 이용한 마이크로 머시닝 스위치 제작방법을 이용하여 제작하여, 캔틸레버를 Pull-up 구조로 하여 낮은 직류 전압으로 캔틸레버와 전송 선로를 단락시키고, 캔틸레버를 두꺼운 금속층으로 구성하여 캔틸레버의 무게에 의한 중력을 이용하여 개방하는 구조의 Pull-up 형 캔틸레버를 이용한 마이크로 머시닝 스위치 제작방법이다.
- 보유기관
- 효성특허법률사무소
- 등록일
- 2006-05-12
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
본 기술은 표면 MEMS 기술을 이용한 유전체 지지형 마이크로스트립 전송선로 및 그 제작 방법에 관한 것으로, 반도체 기판표면에 형성되는 접지면과; 상기 접지면에 수직으로 세워진 유전체로 이루어진 유전체 기둥 및; 상기 반도체 기판 표면의 두개 이상의 패드를 서로 연결하기 위해 상기 유전체 기둥으로 지지되어 상기 접지면 사이에 공기층을 형성되는 마이크로스트립 전송선;으로 구성되며, 반도체 기판 위에 접지면과 패드를 열 증착하는 단계; 유전체 기둥을 형성하는 단계; 상기 유전체 기둥보다 더 두꺼운 식각 가능한 희생층을 형성하는 단계; 레지스트를 사용하여 상기 희생층을 코팅과 패터닝을 수행한 후 열처리하는 단계; 금속 라인을 도금공정하여 마이크로스트립 전송선을 형성하는 단계; 식각용액으로 상기 희생층영역을 제거하는 단계로 제작됨으로써 유전체 손실과 신호의 손실이 감소되고 공정이 간단해져 공정시간 및 공정단가를 줄일 수 있다.본 기술의 목적은 최소 체적의 유전체 지지형을 사용하여 마이크로스트립 전송선을 기판과 격리하여 공기 중에 띄워 놓을 수 있다는 것에 착안하여, MEMS(Micro Electro Mechanical System)기술 중 표면 마이크로매칭(Surface Micromachining) 기법을 이용하여 유전체 지지대를기반으로 소자를 공기 중에 위치시켜 기판에 의한 신호 손실을 최소화 시키고 또한 평면이 아닌 3차원 형태의 소자구현으로 인한 다양한 구조 개발 및 소자크기의 제한을 받지 않으면서 밀리미터파 대역의 저 손실 전송선로를 제공하는 데 있다.이를 위해 본 기술에서는 마이크로스트립 전송선을 접지면과 분리하고 최소 부피의 유전체 기둥으로 지지하기 위하여 단일 유전체 기둥을 사용하였으며, 마이크로스트립 전송선과 접지 면의 높이 차를 10㎛ 이상으로 하는 공정을 개발하였다.또한 마이크로스트립 전송선로에서 발생하는 도전성 손실을 줄이고 신호선 자체의 물리적 강도를 강하게 함으로서 유전체기둥의 간격을 1㎜까지 할 수 있도록 하기 위하여 신호선의 두께를 7㎛로 하는 금도금 공정을 개발하였다.
- 보유기관
- 효성특허법률사무소
- 등록일
- 2006-05-12
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
본 기술은 넓은 머리를 갖는 게이트 및 그 제조방법에 관한 것으로, 금속-반도체 전계효과 트랜지스터(metal semiconductor field effect transistor: MESFET), 고전자 이동도 트랜지스터(high electron mobility transistor: HEMT) 등의 초고주파 및 밀리미터파용 반도체 소자 제조에 있어서, 게이트 다리 패턴용 유전체에 게이트 머리를 지지하는 지지용 축을 형성하여 게이트 다리를 중심으로 양쪽으로 게이트 머리를 받침으로써 게이트 머리가 지지되도록 한 넓은머리를 갖는 게이트 및 그 제조방법이다. 본 기술에 따른 지지용 축을 사용한 넓은 게이트 머리를 갖는 게이트 및 그 제조방법에 의하면, 유전체를 사용한 미세한 크기의 게이트 길이를 가지면서도 넓은 게이트 머리를 갖게 하여 게이트의 단면적을 크게 함으로써 기생 정전 용량에 의한반도체 소자 특성 저하를 방지할 수 있는 효과가 있으며, 또한 종래의 게이트 제조 방법에서 패턴만 추가하였기 때문에 제조 방법의 변화가 없으면서도 소자의 특성이 저하되지 않은 안정적인 게이트를 제조할 수 있고, 게이트의 신뢰성 및 재현성이 향상되는 효과가 있다.작은 게이트 길이를 가지면서 넓은게이트 머리를 갖게 하여 게이트 단면적을 증가시키면서도 기생 정전 용량을 감소시켜 소자의 특성을 개선시킬 수 있게 되었다. 즉 게이트 다리 형성을 위한 유전체 위에 지지용 축을 사용하여 넓은 게이트 머리를 갖는 게이트를 구성하여, 폴리머(polymer) 계열의 고분자 중합체 또는 산화막 또는 질화막 등의 유전체를 사용하여 제조된 게이트에서 게이트 머리를 지지하기 위한 지지용 축을 세움으로써 게이트 길이에 비해 상당히 넓은 게이트 머리를 갖게 하여 게이트 저항을 줄일 수 있다. 또한 상기에서 언급한 게이트 머리와 반도체 사이의 유전체에 의한 기생 정전 용량으로 인한 소자의 특성저하를 방지할 수도 있데 되었다.
- 보유기관
- 효성특허법률사무소
- 등록일
- 2006-05-12
상세보기
일반기술
전기·전자 > 기타 전자제품
본 발명은 기존의 일반 공중 교환 전화망(public switched telephone network: 이하 PSTN이라 칭함)을 이용하여 디지털 음성으로 전화 통화를 가능하도록하며, 전화기의 고유번호를 식별하여 전화기의 소유자에게 통화 요금이 부과될 수 있도록 하기 위한 PSTN망을 이용한 디지털 유선 전화기에 관한것이다.본 발명은 디지털 신호를 전송함에 있어 일정한 길이를 갖는 패킷, 즉셀(cell) 단위로 쪼개어 전송하여주며, 디지털 신호의 전송시 전화기 자체의 고유 코드가 함께 전송되어 요금 정산시 전화기 코드별로 요금이 합산되어 정산되는 PSTN망을 이용한 디지털 전화기를 제공하는데 그 목적이 있다.본 발명의 디지털 전화기는 송수화기(1), 음성 정합회로(2), PCM코덱(3), 제어 프로세서(4), 음성 압축소자(5), 스크램블링 소자(6), 메모리 버퍼(7), 전화기 버튼(9)으로 구성된 디지털 음성 처리부와 직렬 입출력부(10), 모뎀 제어 프로세서(11), 모뎀(12), 전화망 정합회로(13)로 구성된 모뎀부분을 구비하는 PSTN(public switched telephone network)망을 이용하는 디지털 전화기에 있어서, 상기 디지털 음성 처리부의 제어 프로세서(4)에 전화기 제조시나 전화 가설시에 부여되는 전화기마다의 고유 코드를 입력할 수 있는 EEPROM(8)이 연결되어, 송신되는 음성 신호에 상기 EEPROM(8)에 저장된 고유 코드를 삽입시켜 전송함으로써 전화기 자체마다에 전화 요금이 부과될 수 있도록 함을 특징으로 한다.본 발명의 장치를 이용하면 한 가정 내에서 여러 대의 디지털 전화기를 구비하여 사용하여도 서로간의 간섭이 없고, 전화 요금이 전화기 자체로 부과되므로 전화선의 도용을 방지하는데 효과적이다.
- 보유기관
- 효성특허법률사무소
- 등록일
- 2006-05-24
상세보기
일반기술
전기·전자 > 반도체 재료 (B63)
각 메모리 셀에 강유전 반도체 물질로 형성된 강유전 반도체 패턴을 포함되어 있는 비휘발성 반도체 메모리 소자 및 그반도체 메모리 소자에 데이터를 기입하거나 기입된 데이터를 판독하는 방법에 개시한다. 본 기술의 일 실시예에 따른 비휘발성 반도체 메모리 소자는 기판, 기판에 또는 기판 상에 형성되어 있는 다수의 제1 도전성 라인, 제1 도전성 라인과 이격되어서 기판 상에 또는 기판에 형성되어 있으며, 다수의 제1 도전성 라인 각각과 교차하여 다수의 교차부(intersection region)를 형성하는 다수의 제2 도전성 라인 및 기판 상에 형성되어 있는 다수의 메모리 셀을 포함한다. 그리고, 상기한 다수의 메모리 셀 각각은 다수의 제1 도전성 라인 중의 하나와 다수의 제2 도전성 라인 중의 하나 사이에 개재되어 상기한 교차부에 형성되어 있는 강유전 반도체 패턴을 포함한다.FRAM은 강유전체의 안정적인 이중 분극 상태(double stable polarization state)를 이용하는 비휘발성 반도체 메모리 소자이다. 현재 알려진 FRAM의 단위 메모리 셀의 구조는 여러 가지가 있다. 예컨대, DRAM에 사용되는 유전체를 강유전체로 대체한 1T(transistor)/1C(Capacitor) 구조의 단위 메모리 셀을 가지는 FRAM, 1T/1C 구조의 강유전체 메모리 셀과 더미 메모리 셀을 비교하여 데이터를 판독할 수 있도록 하는 2T/2C 구조의 단위 메모리 셀을 가지는 FRAM 또는 트랜지스터의 게이트 전극 구조물의 일부로서 강유전체막을 사용하는 1T 구조의 단위 메모리 셀을 가지는 FRAM 등이있다. 강유전체막을 형성하는 물질로서는 PZT, SLT 또는 BLT 등이 있는데, 이러한 강유전 물질들은 본질적으로 유전 물질이기 때문에, 강유전체막에는 캐리어에 의한 도전 효과는 발생하지 않는다. PZT, SLT, BLT 등의 강유전체와 유사한 안정적인 이중 분극 상태를 보이지만, 한편으로는 반도체로서의 특성을 보이는물질이 있다. CdZnTe, ZnCdS, CdMnTe, CdMnS, ZnCdSe 또는 CdMnSe 등과 같은 강유전 반도체 물질이 바로 그것이다. D. J. Fu와 본 출원의 기술자인 J.C.Lee 등에 의하여 발표된 논문 "Study of ferroelectricity and current-voltage characteristics of CdZnTe"(APPLIED PHYSICS LETTERS, Vol. 81, No. 27, 30 December 2002)에는 CdZnTe의 디스플레이스먼트-전기장 히스테리시스 루프(Displacement vs. Electric field hysteresis loop) 및 전류-전압 특성(current-voltage characteristics)이 개시되어 있다. 상기 논문은 참조에 의하여 본 명세서에 완전히 결합한다. 상기 논문을 참조하면, CdZnTe 등과 같은 강유전 반도체 물질은 강유전체 물질로서의 특징뿐만이 아니라 반도체 물질로서의 특성을 동시에 보여주는 것을 알 수 있다.* 기술의 효과- 비휘발성일 뿐만이 아니라 집적도의 향상에 적합한 비휘발성 반도체 메모리 소자의 메모리 셀을 제공- 비휘발성일 뿐만이 아니라 집적도의 향상에 적합한 메모리 셀을 포함하는 비휘발성 반도체 메모리 소자에 데이터를 기입/소거하거나 판독하는 방법을 제공
- 보유기관
- 효성특허법률사무소
- 등록일
- 2006-05-12
상세보기
일반기술
전기·전자 > 반도체 공정 (B63)
본 기술은 광반응성 폴리이미드(photoactive polyimide)를 이용한 패시베이션(passivation) 방법에 대한 것으로써, 플라즈마(plasma)를 이용한 화학기상증착(plasma enhanced chemical vapor deposition, PECVD) 방법에 비해 공정이 간단하고 소자의 성능 저하도 방지할 수 있으며, 저가격화가 가능한 광반응성 폴리이미드를 이용한 패시베이션방법이다.본 기술은 종래의 플라즈마를 이용한 화학기상증착 방법에 의한 패시베이션의 제반 문제점을 해소하기 위해, 광반응성 폴리이미드를 사용하여 한 번의 패턴 형성 작업으로 저유전율의 패시베이션 막을 제작함으로써 공정의 단순화 및 저가격화가 가능한 광반응성 폴리이미드를 이용한 패시베이션 방법을 제공하는 데 그 목적이 있다. 광반응성 폴리이미드는 포토레지스트와 같이 405 nm 이하의 파장을 갖는 자외선에 반응하여 선택적인 패턴 형성이 가능한 장점을 가지고 있다. 또한 유전 박막 형성 및 식각을 위해 주입되는 소수의 기체 성분에 의해 소자 특성이 저하되는 현상을 방지할 수 있으며, 유전 박막을 형성하고 식각하기 위한 고가의 장비를 필요로 하지 않는다.본 기술에서는 광반응성 폴리이미드 유전 박막을 원하는 두께로 균일하게 도포할 수 있는 도포조건 및 적절하게 패터닝을 할 수 있는 굽기 조건, 또한 패터닝 이후에 유전막이 손상되지 않도록 실시하는 고온의 양생공정을 개발하여, 광반응성 폴리이미드를 반도체 기판에 회전 도포 한 후 선굽기를 수행하고, 패턴이 형성된 마스크와 광반응성 폴리이미드가 도포된 반도체 기판을 접촉시킨 후 405 nm 이하의 파장을 갖는 자외선에 노출시켜, 측정 와이어 본딩용 패드 등의 필요로 하는 부분만을 남기기 위한 노광과 노광된 광반응성 폴리이미드를 현상하여 필요로 하지 않는 부분을 제거한 후, 흡착력 강화와 광반응성 폴리이미드의 경화를 위한 현상과 후굽기(post-baking)로 구성된 광반응성 폴리이미드를 이용한 패시베이션 방법을 제공하고자 한다.
- 보유기관
- 효성특허법률사무소
- 등록일
- 2006-05-24
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
질화갈륨(GaN)막 및 그 형성 방법에 관한 것으로, 그 목적은 전위밀도가 낮은 저결함 GaN막을 간단한 방법으로 성장시키는 것이다. 이를 위해 본 기술에서는 반응기 내에 기판을 장입한 후, 반응기 내로 세정 기체를 흘려 상기 기판의 표면을 세정하고, 반응기 내에 Ga 소스기체와 N 소스기체를 번갈아 흘려 상기 기판을 Ga 소스기체와 N소스기체로 번갈아 처리하고, 기판 상에 GaN막을 성장시키는 단계를 순차 수행하는 GaN막 형성 방법으로, 전위 밀도가 107 개/㎠ 보다 작은 GaN막을 형성한다.1. 종래기술의 문제점GaN은 우르자이트(Wurzite) 구조를 가지는 질화물 반도체로서 상온에서 가시광선의 청색 파장대에 해당하는 3.4 eV의 직접천이형 밴드갭을 가질 뿐만 아니라 InN 및 AlN와 전율고용체를 이루어 금지대폭의 조정이 가능하며 전율고용체의 전조성 범위 내에서 직접천이형 반도체의 특성을 나타내기 때문에 청색표시 및 발광소자재료로서 가장 각광 받고 있다.GaN막은 통상 사파이어(Al2O3), 실리콘 카바이드(SiC), 또는 실리콘(Si) 기판 등에 MOCVD나 HVPE 방법 등으로 형성한다. 그런데, 이 경우 기판과 GaN막은 서로 격자상수 및 열팽창계수가 다르기 때문에 격자부정합(lattice mismatch) 등으로 인해 기판 상에 GaN막을 에피택셜 성장시키는 것이 매우 어렵다. GaN 뿐만 아니라 AlN, InN, GaInN, AlGaN, 및 GaAlInN 등의 GaN계가 모두 이러하다.이를 극복하기 위한 방법으로서 격자변형(lattice strain)을 완화시키기 위한 완충층(buffer layer)을 비교적 낮은 온도에서 기판 상에 먼저 형성시킨 다음에 완충층 상에 GaN막을 성장시키는 방법 등이 제안된 바 있다.그러나, 이러한 방법은 완충층 형성 단계를 추가해야 한다는 번거로움이 있을 뿐만 아니라, GaN막의 에피택셜 성장을 가능하게는 하지만 GaN막 내의 전위(dislocation) 밀도가 여전히 높아 레이저 다이오드나 발광다이오드 등으로의 응용에 제한을 받는다.2. 본 기술의 특징- 전위밀도가 낮은 저결함 GaN막을 HVPE법으로 성장시키는 것- 전위밀도가 낮은 GaN막을 형성하는 보다 간단한 방법을 제공- 완충층을 형성하지 않고 기판 표면처리를 통해 Ga 소스기체와 N 소스기체를 번갈아 흘려 기판 상에 결정의 핵을 성장시킨 다음, GaN막을 성장시키는 것이 특징
- 보유기관
- 효성특허법률사무소
- 등록일
- 2006-05-12
상세보기
일반기술
전기·전자 > 기타 전기/전자
▣본 기술은 플렉시블 OLED 디스플레이 패널의 특성 분석 장치와 S/W, 그리고 분석 기법 등을 포함한 시스템에 관한 기술 특허*를 제공하며, 플렉시블 OLED 소자를 구부리거나 휘듯이 변형된 형태로 구동하는 과정에 나타나는 밝기의 감소 현상과 밝기, 구동 전류와 관련된 다양한 특성을 평가하는 기술이다. 본 시스템은 변형된 기판의 변형률에 대한 피드백 모듈과 센서와 측정 장치를 포함한 광학계, 마이크로 모터 장치를 사용하여 대면적 두루마리 디스플레이부터 플렉시블 OLED 소자의 화소까지 발광 특성을 정밀하게 측정하는 장치이다. 이 장치와 본 연구팀이 제공하는 기술을 통해, 실제로 다양한 물리적 파라메타들, 즉, 접촉저항, 발광문턱전압, 양자효율, 색온도, 연색성, 색순도, 발광균일도 등을 변형률에 따라 분석하는 알고리즘을 제공할 수 있고, 플렉시블 OLED 디스플레이 패널의 최적화 및 신뢰성을 높이는데 기여할 수 있다.▣독창적인 신기술 : 플렉시블 OLED 디스플레이 패널이 변형된 상태에서 발광특성 측정시스템으로 특성 측정 동안에 휘도 변화, 발광표면상태 등을 실시간으로 관찰할 수 있음. ▣유사기술의 특허 및 연구결과에 대한 조사내용 : 일반적인 OLED 발광특성의 분석과정은 한 평면 내에서 X, Y, Z 축 방향으로 이동 가능한 휘도계를 사용하여 전류 및 전압의 변화량에 따른 휘도 변화량을 측정하는 것. 이것은 휘도계를 사용하여 평판형 디스플레이 패널을 측정하는 것이기 때문에 구부러져 있거나 인장상태의 플렉시블 OLED 디스플레이 패널의 휘도를 정확히 조사하는 것이 불가능함. 플렉시블한 디스플레이 패널에서 나타나는 스트레스와 발광특성의 상관관계를 관찰하기 위해서 변형된 상태에서 변형률을 고려하고 보정하여 휘도를 측정 및 분석할 필요가 있음 (출원번호: 10-2001-0075499, 공개번호: 특2003-0044661)▣기존(선행)기술과 비교하여 유리한 점 : 본 기술에서는 휘거나 변형된 상태의 플렉시블 OLED 디스플레이 패널에 대해 변형률을 실시간으로 피드백하면서 휘도 및 물리 파라메터들의 변화를 분석하고 mapping하는 기술을 제공함.
- 보유기관
- 한국전자통신연구원
- 등록일
- 2006-04-21
상세보기
일반기술
전기·전자 > 기타 전기/전자
▣ 원자층 증착법 (ALD)을 이용한 절연막, 반도체막 증착 기술○ 최근에 산화물 thin film transistor 의 연구가 많이 진행되면서 ALD을 이용한 절연막과 반도체 박막에 대한 관심이 많아지고 있는데 이는 ALD로 형성된 산화물 반도체막과 절연막을 소자에 적용시 TFT소자 특성이 우수하기 때문임.○ 본 기술은 ALD을 이용하여 TFT 소자 제조에 적합하고 대면적 증착이 가능하며 저온에서도 절연막 특성이 우수한 알루미나 박막을 증착하는 기술임.○ 투명한 산화물 반도체인 ZnO 박막을 ALD을 이용하여 증착하는 기술임.○ 본 기술은 다양한 소자 구조에 ALD에 의한 절연막 혹은 반도체박막을 적용함으로써 우수한 특성의 소자 제조 기술을 확보하고자 함.▣PECVD 를 이용한 절연막 증착 기술○ 대면적화가 용이한 PECVD 를 이용하여 SiNx, SiOx, SiON 등의 절연막을 고온에서 증착함.○ high k 재료와 같이 이중구조의 절연막을 형성하여 많이 사용하고 있음.▣ZnO 박막 증착기술○ 스퍼터링법을 이용하여 상온에서도 증착이 가능하나 특성이 우수하지 못함○ 주로 PLD 법을 이용하여 고온에서 증착하거나 혹은 저온에서 증착한 후 열처리하는 공정을 채택하고 있지만 역시 특성이 우수하지 못함. 이 기술은 대면적화가 불가능함.○ 용액공정 혹은 nano rod 를 이용하여 제조하는 기술이 원천기술 차원에서 일부 진행되고 있음.
- 보유기관
- 한국전자통신연구원
- 등록일
- 2006-04-21
상세보기
일반기술
전기·전자 > 기타 전기/전자
▣ 원자층증착법을 이용한 유리 기반 OLED 디스플레이를 위한 박막봉지 및 평가 기술○ 신뢰성있는 OLED 디스플레이의 제작 및 구현을 위해서는 OLED를 수분과 산소로부터 효과적으로 차단할 수 있는 봉지기술이 요구됨.○ 본 기술은 박막 봉지 기술중의 하나로 보호막의 특성이 우수 무기막을 이용하여 단일박막만으로도 기존의 캔 봉지나 필름 라미네이션, 유/무기 다층박막 패시베이션 기능을 하는 초박막 봉지기술임.○ 본 기술에서는 박막의 우수한 커버력을 자랑하는 원자층 증착법을 이용하여 보호막을 형성하므로 저온에서도 아주 치밀한 박막을 형성할 수 있는 장점이 있고, 열, 플라즈마 및 기타 보호막 형성에 필요한 반응물에 의한 OLED 소자의 결함 형성을 최대로 억제할 수 있어 OLED 특성의 저하나 손상없이 보호막을 형성할 수 있는 장점이 있음.○ 본 기술은 보호막 형성에 이용하는 무기 박막과 유기 박막 혹은 유/무기 다층 박막의 투습, 투산소도, 스트레스등의 특성을 정교하게 평가하는 기술로서 보호막의 특성을 정확하게 평가함으로써 더 나은 특성의 보호막을 확보함으로써 장수명, 고성능의 다양한 OLED 소자를 제공하고자 함.○ 상용기술인 캔 봉지기술은 상부방출형이나 대형 OLED 디스플레이에는 적용 불가함. 특허는 마쯔시다 전기에서 소유 ○ 박막 봉지기술은 1990년 산요에서 폴리머 보호막 형성 기술을, Kodak사에는 금속 보호막 형성 기술에 대한 특허를 출원하였으며, 현재의 다층박막구조는 HP사가 1997년에 출원하였음.○ Vitex사에서 OLED의 상층에 아크릴계 롤리머와 알루미늄 옥사이드 적층을 구성하여 가장 유력한 기술로 평가 받고 있음. 그러나 우수한 보호막 특성을 확보하기 위하여 5층 이상의 다층 구조를 형성해야하므로 양산성에 문제가 있음.○ 하이브리드 봉지기술은 박막과 캔 봉지기술이 혼합된 기술로 각각의 기술의 문제점을 보완하여 개발된 기술로 SONY사의 3.8"PDA 에 본 기술이 적용되었으며, 대형화가 가능한 기술로 평가됨.
- 보유기관
- 한국전자통신연구원
- 등록일
- 2006-04-21
상세보기
일반기술
전기·전자 > 반도체 소자 (B63)
<원리 및 구성>본 기술은 반도체 소자의 전극 형성 방법에 관한 것으로, RF-magnetron sputtering법을 이용하여 인-시튜(in-situ) 방법으로 단일 Ru타겟을 사용하여 산소 분압에 의한 이중전극형태의 루테늄/이산화 루테늄(Ru/RuO2) 전극 형성으로 플라즈마 공정의 단순화 및 안정화를 가능하게하여 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.<중요성 및 독창성>본 기술에 따르면, 확산방지막 및 열적 안정성 특성을 가지는 전극의 구현으로 인해 플라즈마 공정의 단순화 및 안정화를 가능하게 하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있으며, 나아가 비휘발성 특징을 갖는 반도체 메모리 소자의 수율 및 신뢰성을 향상시키고, 강유전체 메모리 반도체의 캐패시터용 전극으로의 응용이 가능하다는 것이 가장 중요한 점이라고 할 수 있다.<적용분야>-강유전체 메모리 반도체(Ferroelectric random access memory)의 커패시터용 전극으로의 응용이 가능-비휘발성 메모리 반도체소자의 커패시터용 전극으로의 사용이 용이하고 간단한 플라즈마 공정의 이점이 있어 향후 비휘발성 메모리 반도체소자의 커패시터 전극으로의 가능함<특징 및 장점>본 기술에 의한 반도체 소자의 루테늄/이산화 루테늄(Ru/RuO2) 전극에 의하면, 잘 알려진 바와같이 반도체 소자의 열화 특성을 향상시키는 이산화 루테늄(RuO2)전극과 유전열화 특성이 우수한 루테늄(Ru)전극을 사용할 때 비휘발성(novolatile) 특징을 가지는 반도체 메모리 소자의 수율 및 신뢰성을 향상시킨는 한편, RF-magnetron sputtering법을 이용하여 인-시튜(in-situ) 방법으로 단일 Ru타겟을 사용하여 산소 분압에 의한 이중전극형태의 루테늄/이산화 루테늄(Ru/RuO2) 전극 형성으로 플라즈마 공정의 단순화 및 안정화를 가능하게하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있다.
- 보유기관
- 성균관대학교
- 등록일
- 2006-05-30
상세보기
일반기술
전기·전자 > 영상·음향기기
본 발명은 압축영역에서의 움직임 벡터 해석방법에 관한 것으로서, 특히, 압축 영상에서의 다양한 움직임 벡터를 양방향예측 구조를 이용하여 프레임에서 동등하게 해석함으로써, 전체의 프레임 시퀀스를 단일 움직임 방향만을 갖도록 재구성하여 조밀하고 포괄적인 움직임 벡터계를 형성할 수 있는 압축영역에서의 움직임 벡터 해석방법에 관한 것이다. 보통, 압축 영역에서의 각 프레임 움직임 해석 시, 움직임 벡터가 없는 I 프레임과 그 외 프레임들의 직접 비교는 불가능하지만, 제안기법은 I, B, P 프레임 등의 모든 프레임에서 동등하게 벡터 해석을 할 수 있게 한다. 제안된 알고리즘은 압축 영상의 전체 복원과정 없이 매크로 블록 영역 상에서 처리함으로써 시간 손실을 줄이고 있으며, 실험 결과는 제안된 방법의 높은 성능을 잘 나타내고 있다.조밀하고 포괄적인 움직임 벡터계를 형성할 수 있으며, 압축 영상의 전체 복원과정 없이 매크로블록 영역 상에서 처리함으로써 시간 손실을 줄이고, 움직임 객체를 효과적으로 추출 및 추적할 수 있어 영상에 대한 충분한 움직임 표현을 얻을 수 있다.영상 처리 기술에 관한 것으로, 특히 MPEG 영상압축 기술에 관한 것이며, 더 자세히는 압축영역에서의 움직임 벡터 해석방법에 관한 것이다. MPEG 영상압축기법의 기본적인 부호화 원리는 시간 방향의 중복성은 움직임 보상 예측기법(motion compensatedprediction)으로 제거하고, 공간 방향의 중복성은 변환 부호화(transform coding)와 양자화(quantization) 과정에서 제거하며, 통계적 중복성은 엔트로피 부호화(entropy coding) 과정에서 제거하는 것이다. 움직임 보상 부호화는 이전 프레임을 이용하여 움직임 추정 및 보상을 행하는 과정과, 보상된 영상과 원 영상과의 차분 신호(displaced frame difference)를 부호화하는 과정으로 구성되어 있다. 움직임 추정이 정확할수록 보다 단순한 차분신호를 얻을 수 있으므로 부호화 효율을 높일 수 있는데, DPCM(differential pulse code modulation)기법을 사용하여 프레임 내(intra frame) 예측 혹은 프레임간(inter frame) 예측을 수행하며, 이는 매크로블록 단위로 선택적으로 수행된다. 이중 프레임간 예측은 시간방향의 중복성을 제거하기 위한 것으로, 레퍼런스 프레임의 탐색 영역에서 현재 매크로블록과 다른 레퍼런스 매크로블록들 간에 존재하는 상이도(dissimilarity)를 산출하여, 상이도가 가장 작은 레퍼런스 매크로블록은 '정합블록(matching block)'으로서 선택되며, 현재 매크로블록과 정합블록간의 상대적인 위치를 움직임 벡터(MV)로 추정한다.
- 보유기관
- 중앙대학교
- 등록일
- 2006-05-12
상세보기
일반기술
전기·전자 > 영상·음향기기
본 발명은 움직이는 카메라에 의하여 촬영된 비디오 영상으로부터 상기 카메라의 궤적을 추적하거나 상기 비디오 영상의 3차원 구조를 복원하는데 사용되는 투영행렬(Projection Matrix)을 결정하는 방법에 관한 것이다. 더욱 상세하게는, 본 발명은 상기 비디오 영상으로부터 키프레임을 선택하는 단계; 및 오차가 큰 프로젝티브 카메라 행렬을 제거하여 프로젝티브 절대 2차 원추 곡면을 추정하는 단계를 포함하는 것을 특징으로 하는 투영행렬 결정 방법에 관한 것이다. 본 발명에 따른 투영행렬 결정 방법은, 무리 조정 등의 최적화 과정 없이도, 정확한 투영행렬을 결정할 수 있다. 따라서, 카메라 궤적 추적, 3차원 구조 복원 및 3차원 영상 합성에 유용하게 사용될 수 있다.본 발명에 따른 투영행렬 결정 방법은, 무리 조정 등의 최적화 과정 없이도, 정확한 투영행렬을 결정할 수 있다. 따라서, 카메라 궤적 추적, 3차원 구조 복원 및 3차원 영상 합성에 유용하게 사용될 수 있다. 또한 본 발명에서는, 무리 조정 등의 최적화 과정 없이, 비디오 영상에서 카메라 궤적과 3 차원 구조를 복원하는데 사용되는 투영행렬을 결정하는 방법을 제안한다. 먼저, 대상 비디오 영상으로부터 카메라 궤적 해석에 적절한 키프레임을 선택하여 전체 연산 시간을 감소시키고, 두번째 과정에서 보다 정확한 카메라 자동 보정(카메라의 내부 파라미터 구하기)을 위하여 프로젝티브 절대 2차 원추곡면의 추정 중에 에러가 많이 포함된 영상을 제거한다. 본 발명에 따른 상기 투영행렬 결정 방법은 무리조정 과정 없이 정확한 결과를 얻을 수 있다. 따라서, 본 발명의 목적은 움직이는 카메라에 의하여 촬영된 비디오 영상으로부터 카메라의 궤적을 추적하거나 상기 비디오 영상의 3차원 구조를 복원하는데 사용되는 투영행렬을 결정하는 방법을 제공하기 위한 것이다.
- 보유기관
- 중앙대학교
- 등록일
- 2006-05-12
상세보기
일반기술
전기·전자 > 광전자
본 발명은 도파로 형태의 PnpN(NpnP) 구조의 반도체 소자로서, 빛에 의해 스위칭 및 논리기능을 수행하는 광 싸이리스터(optical thyristor) 및 그 제조방법에 관한 것이다. 도파로 형태의 광 싸이리스터는 광 통신 시스템에 적용하기 위해서 애노드와 캐소드에 에너지 밴드 갭이 큰 물질(예컨대 애노드로서 P+층, 캐소드로서 N+층)을 사용하고, 가운데는 에너지 밴드 갭이 작은 p층과 n층으로 되어, 전체 구조는 이중 이종 접합 구조(두개의 광 싸이리스터가 하나의 전극으로 연결됨)로 구성된다. 이러한 도파로 광 싸이리스터를 스위칭 하기 위해, 하나의 전극으로 연결되어 있는 두개의 광 싸이리스터의 각각의 윗면의 일부분에 빛을 입사시킬 수 있도록 금속판을 입히지 않고, 빛을 소자의 윗면에 입사시켜서 광 싸이리스터를 스위칭하도록 한다. 따라서 본 발명에 의한 수직으로 빛을 입사 시켜서 스위칭을 할 수 있는 도파로 광 싸이리스터는 기존의 측면에서 빛을 입사시키는 방법 보다 효율이 좋은 광 통신용 소자 개발과 쉬운 패키징(packaging) 방법을 제공할 수 있다. 본 발명의 수직 입사형 도파로 광 싸이리스터는, 광 스위칭 및 광 논리 기능을 수행할 수 있는 이중 이종 접합 광 싸이리스터(DHOT)로서, 소자의 윗면에 있는 금속판의 전극층(18; 28; 38)의 일부분이 오픈된 개구부(19, 19'; 29, 29' ; 39, 39')를 갖도록 함으로써, 스위칭 시에 수직으로 빛을 입사시킬 수 있는 구조를 갖는 것을 특징으로 하며, 따라서, 높은 스위칭 효율과 쉽게 스위칭을 할 수 있는 기능을 제공한다.본 발명에 따른 수직 입사광으로 스위칭되는 차분 도파로 광 싸이리스터는 높은 스위칭 효율과 쉽게 스위칭을 할 수 있는 기능을 제공함에 따라 일정한 진폭을 유지시켜주는 광 하드 리미터(optical hard-limiter), ATM 패킷 헤더 프로세싱을 위한 광 ATM 패킷 스위칭, 파장 분할 다중화(WDM) 광전송 시스템에서 파장 라우팅을 위한 파장 변환기 등의 많은 광통신 응용분야에 적용할 수 있는 효과가 있다. 상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명은 이에 한정되는 것은 아니며, 당업자가 용이하게 생각해 낼 수 있는 범위내에서 여러 가지 변형이 가능함은 물론이며, 본 발명의 한계는 다음의 특허청구범위에 의해서만 한정되어야 한다.
- 보유기관
- 중앙대학교
- 등록일
- 2006-06-12
상세보기
일반기술
전기·전자 > 영상·음향기기
그래픽 관련 소프트웨어와 같이, 컴퓨터를 이용하는 그래픽 패턴의 생성 분야에서 사용되는 하이퍼볼릭 패턴의 시각화에 대한 연구는, 유클리드 평면에서의 패턴 시각화에 비하여 비교적 덜 알려져 있다. 수학자 콕세터(Coxeter)의 연구와 네덜란드 판화가 에셔(M. C. Escher)의 작업으로 하이퍼볼릭 패턴에 대한 연구가 시작되었다. '서클 리미트 시리즈 I 부터 IV'로 예술가와 수학자들에게 하이퍼볼릭 패턴의 시각화 분야가 관심을 얻게 되었다. 유한한 원 안에 무한의 패턴을 시 각화하는 작업은 컴퓨터를 이용한 생성 알고리즘이 나오기 전까지는 다양한 연구가 이루어지지 않았다. 유클리드 평면에서 패턴을 생성하는 경우와 달리, 하이퍼볼릭 공간에서 패턴을 생성하기 위해서는 패턴의 복잡한 변환이 필요하고, 이로 인하여 하이퍼볼릭 공간 상에서 다양한 패턴을 만들거나 타일링하는 방법에 대한 연구가 매우 제한적으로 이루어졌다. 컴퓨터 프로그램으로 하이퍼볼릭 평면 상에서 반복적인 패턴을 만드는 알고리즘이 개발된 이후, 기본적으로 벡터 방식을 기반으로 하는 포워드 매핑 알고리즘이 하이퍼볼릭 공간 상의 패턴 생성에 관한 연구에서 계속 사용되어 왔다. 또한, 아핀(Affine) 변환과 하이퍼볼릭 평면 상에서의 동치 관계를 생성할 수 있도록 확률적인 IFS(Iterative Function System, 반복 함수 시스템) 방법으로 프랙탈 형태의 이미지들을 만들어 낼 수 있다. 그러나, 상기 포워드 매핑 방법을 일반적인 이미지에 대해서도 적용하는 것은 불가능하다. 따라서, 생성되는 이미지는 프랙탈 패턴과 같이 확률적인 방법에 의하여 생성되는 추상적인 형태만을 얻을 수 있다. 또한, 다이나믹스(dynamics)를 이용한 패턴 생성 방법이 제안되고, 이미지 생성에 적합한 알고리즘으로 개발되었으나, [p, q] + 형태의 대칭군에 대해서만 적용할 수 있다는 제한이 있다. 따라서, [p, q] 또는 [p + , q]와 같은 일반적인 대칭군에 대해서도 적용할 수 있는 알고리즘이 필요하다. 본 발명은 하이퍼볼릭 평면을 나타내는 단위원 내에 하이퍼볼릭 대칭 패턴을 생성시키는 방법에 있어서, 비트맵 이미지를 이용한 하이퍼볼릭 대칭 패턴의 생성 방법에 관한 것이다. 본 발명은 하이퍼볼릭 공간에서 대칭 패턴을 생성하는데 있어서, 계산 과정이 정밀하면서도 효율적인 하이퍼볼릭 대칭 패턴 생성 방법을 제공한다.본 발명은 벡터 그래픽 방식 대신에 비트맵 이미지를 이용한 하이퍼볼릭 대칭 패턴의 생성 방법을 제공한다. 본 발명에 따른 하이퍼볼릭 대칭 패턴 생성 방법은 임의의 화소를 포함하는 유일한 하이퍼볼릭 다각형을 효율적으로 검색하여, 상기 다각형으로 변환되는 행렬을 용이하게 구할 수 있다. 또한, [p, q]군 뿐만 아니라, [p, q] + 군 또는 [p + , q]군의 패턴 생성에도 적합하다. 또한, 쉐이딩 언어와 같은 쉐이더 제작에 있어서, 절차적인 방법을 통한 텍스처의 생성이 가능하다. 따라서, 본 발명의 목적은 비트맵 이미지를 이용한 하이퍼볼릭 대칭 패턴의 생성 방법을 제공하는데 있다.
- 보유기관
- 중앙대학교
- 등록일
- 2006-05-24
상세보기