일반기술
전기·전자 > 광전자
본 기술은 능동 매트릭스 유기물 발광다이오드 디스플레이 화소구조에 관한 것으로 데이터 라인, 선택 라인, 유기물발광다이오드, 데이터 라인에 인가되는 데이터 전압을 저장하는 커패시터, 선택라인 인가 전압에 따라 상기 데이터 전압을 온/오프 하는 제1 트랜지스터, 커패시터에 저장된 데이터 값에 해당하는 전류를 상기 유기물발광다이오드에 흘리는 제2 트랜지스터 및 데이터 라인에 인가되는 전압보다 제 2 트랜지스터의 문턱전압만큼 변화한 전압이 커패시터에 저장되도록 하는 문턱전압 보정부를 구비하여 이루어진다. 본 기술은 TFT 소자의 문턱전압을 보상하는 기술을 구현하는데 일반적으로 요구되는 별도의 제어 신호가 추가되지 않으므로 설계가 간단하고 TFT 소자의 문턱전압을 보상하는 기술은 비단 유기EL 기술 뿐만아니라 다결정 실리콘 박막을 이용하는 드라이버 집적 기술에도 파생될 수 있으므로 활용 가능성이 높다.
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- 서울대학교
- 등록일
- 2004-11-24
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일반기술
전기·전자 > 반도체 공정 (B63)
본 기술은 트랜지스터의 스위칭방법 및 이를 이용한 스위칭회로에 관한 것으로, 특히 용량성 결합(capacitive coupling)과 부트-스트래핑(boot-strapping)을 이용하여 N-형 트랜지스터의 경우 출력전압보다 낮은 전압을 갖는 입력 신호로도 트랜지스터를 턴-온(turn on)시키며, P-형 트랜지스터의 경우 출력전압보다 높은 전압을 갖는 입력신호로도 트랜지스터를 턴-온 시키는 기술에 관한 것이다. 본 기술은 N-형 또는 P-형 트랜지스터만으로 디지털 회로를 구현할 수 있는 요소 기술을 제안하였고, N-형 또는 P-형 트랜지스터만으로는 구현이 어려운 스위칭을 부트스트래핑을 이용하여 구현하였으며 본 기술은 최근에 관심을 불러일으키고 있는 디스플레이 패널의 생산 비용을 절감시킬 수 있다. TFT를 이용한 디스플레이 패널 설계에 요구되는 전기적인 특성을 만족시킬 수 있는 디지털 회로를 구현할 수 있으므로 활용 가능성이 매우 높으리라 본다.
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- 서울대학교
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- 2004-11-24
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전기·전자 > 반도체 소자 (B63)
본 기술은 박막트랜지스터 및 그 제조방법에 관한 것으로, 결정립을 형성하고자 하는 채널영역의 반도체층 하부에 열전도도가 낮은 물질로 이루어진 열차단층을 형성하여 결정화를 위한 어닐링 공정시 수직으로의 열 전달을 억제하고 수평으로 열 전달이 이루어지도록 함으로써 커다란 측면 성장 결정립을 형성하는 기술이다. 본 기술은 4㎛이상의 크고 균일한 결정립을 성장시켜 소자의 채널영역에 하나의 결정립 경계(grain boundary)를 가지게 함으로써, 높은 이동도와 낮은 누설전류 및 고온 반송자 스트레스에 대한 우수한 전기적 안정도 특성을 가진 다결정 실리콘 박막트랜지스터를 제조할 수 있다. 또한, 이중 게이트 전극 구조를 채용하여 수직으로 형성되는 결정립 경계를 제거할 경우 하나의 게이트 구조를 갖는 실시예에 비해 보다 향상된 특성을 갖는 다결정 실리콘 박막트랜지스터를 제조할 수 있다. 또한, 결정화를 위한 레이저 결정화 방법이 간단하여 한번의 조사를 통해 균일하고 우수한 특성의 결정립을 생성할 수 있다. 본 기술은 큰 온도 구배를 발생시켜 매우 큰 수평성장 결정립을 얻을 수 있으며 이를 이용하여 제작한 소자는 세계적 수준의 소자 특성을 보여준다. 본 기술의 레이저 결정화 방법 및 소자의 특성은 실제 패널 내에 집적되는 회로의 성능을 크게 향상시킬 수 있다는 면에서 활용가능성이 매우 크다고 본다.
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- 서울대학교
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- 2004-11-24
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전기·전자 > 기타 전기/전자
본 기술은 저전력 인버터 및 레벨 쉬프터에 관한 것으로, 특히 능동구동 디스플레이의 구동회로 집적을 위해 P-타입 트랜지스터 또는 N-타입 트랜지스터만으로 구현한 저전력 인버터 및 이를 이용한 레벨 쉬프터에 관한 것이다. 본 기술의 인버터 및 레벨 쉬프터는 P-타입 트랜지스터만으로 구성되었음에도 불구하고 회로 구동 시 불필요한 누설전류가 흐르지 않기 때문에 저소비전력 구동이 가능한 장점을 가지고 있다. 본 기술의 인버터 및 레벨 쉬프터는 N-타입 소자만으로도 구성이 가능하여 비정질 실리콘 박막 트랜지스터를 이용하여 회로를 설계할 경우 NMOS 집적(integration) 회로 구현에도 적용될 수 있다.
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- 서울대학교
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- 2004-11-24
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일반기술
전기·전자 > 반도체 공정 (B63)
본 기술은 박막트랜지스터 제조방법에 관한 것으로, 특히 소스/드레인 어닐링 공정 시 다결정 실리콘 박막트랜지스터의 게이트 모서리와 소스/드레인 접합부에 발생하는 결정결함을 방지하는 박막트랜지스터 제조방법에 관한 것이다. 본 기술은 다결정 실리콘 박막트랜지스터의 소스/드레인 어닐링시, 레이저광을 비스듬하게 기울여서 조사하는 OI-ELA(Oblique Incidence Excimer Laser Annealing) 방법을 제시함으로써 소스/드레인 접합부에도 레이저 에너지를 충분히 전달하여 접합부 결정 결함이 없는 다결정 실리콘 박막트랜지스터의 제작이 가능하다. 따라서, 박막트랜지스터의 ON/OFF 스위칭 특성이 우수하며, 장시간 구동에 대해서도 추가의 트랩 상태 생성이 적어 특성이 안정적으로 나타난다.
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- 서울대학교
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- 2004-11-24
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전기·전자 > 반도체 공정 (B63)
본 기술은 반도체 물질로된 활성층에 형성된 소오스-드레인영역의 표면을 열산화시켜, 게이트전극과 소오스-드레인영역 사이를 이격되도록 하여, 소오스 영역 또는 드레인영역이 가지는 소정 전위로부터 게이트전극에 인가되는 전계를 감소시킴으로써, 게이트전극의 오프시에 발생되는 오프 커런트를 최소화시킬 수 있는 박막 트랜지스터의 제조방법에 관한 것이다. 본 기술은 고온 공정을 이용할 시 오프커런트를 제어하는 방법으로 손쉽게 활용 가능하고, 사진 공정을 이용한 방법과 비교시 공정비용의 절감효과가 있다.
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- 서울대학교
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- 2004-11-24
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전기·전자 > 광전자
본 기술은 액정디스플레이에서 특히 화소(pixel)소자의 구조 및 그 제조방법에 관한 것으로, 소정의 전압이 인가되는 게이트단자와 소정의 데이타신호가 입력되는 드레인단자와 소정의 노드에 접속되는 소오스단자를 가지고 공통의 전류통로를 가지는 2개의 스위칭트랜지스터와 소오스단자와 소정의 전극 노드사이에 전극의 양단이 접속되고 산화막에 의해 감싸인 구조이다. 본 기술은 LCD에 있어서 TFT 트랜지스터를 채용하는 통상의 화소소자와 동일한 점유면적을 가지면서도 전류구동능력과 캐패시턴스의 용량이 증가하는 화소소자를 제공함에 의해, 액정노드로 되는 소오스노드에 전류의 차아지시간이 고속으로 되는 장점이 있다. 또한 통상의 모오스공정을 통해 점유면적의 증가없이 종래대비 적어도 2배의 캐패시턴스를 확보할 수 있는 잇점이 발생되며, 아울러 향후 동일기판상의 레이아웃을 용이하게 하는 효과가 발생한다. 또한 이러한 잇점들이 용이한 제조공정을 통해서 달성되는 효과가 있다. 또한 LCD의 틈간비율을 감소시키지 않고서도 기생캐패시턴스의 영향 을 최대 억제할 수 있다.
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- 2004-11-24
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전기·전자 > 반도체 소자 (B63)
본 기술은 절연게이트 바이폴라 트랜지스터에 관한 것으로, 주입되는 소수캐리어에 따른 전압강하에 의해 래치업이 발생하는 문제점을 해결하기 위하여, 동작전류가 공급되는 전극에 접속된 반도체기판과 IGBT가 집접되어진 에피층 사이에 버피층을 가지며, 버피층은 그 상부의 구조에 따라 주입되어질 정공들이 분산주입을 유도할 수 있도록 각각 저농도 및 고농도의 불순물농도를 갖도록 분할된 버피층으로 형성되도록 하여, 분할버피층에 의해 래치업을 유발하는 정공들의 수는 감소되고 반대로 래치업을 유발하지 않는 영역들도 주입되는 정공들의 수는 상대적으로 증가되도록 하여, 래치업이 발생되는 임계치전류가 높아지는 절연게이트 바이폴라 트랜지스터에 관한 것이다." 본 기술은 절연게이트 바이폴라 트랜지스터에서 전압강하에 의한 래치업 발생을 억제하기 위한 기술이며, 본 기술을 통해 특성 개선을 획득하였다. 그리고 기존의 구조들에 비해 장점 비용이 저렴하다."
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- 서울대학교
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- 2004-11-24
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전기·전자 > 반도체 소자 (B63)
본 기술은 절연게이트 바이폴라 트랜지스터에서 문턱전압의 변동없이 래치업전류를 높이기 위한 방법에 관한 것이다. 본 기술은 문턱전압의 변동없이 래치업전류를 높이기 위하여, 래치업에 영향을 미치는 소오스영역 하부의 몸체영역에 몸체보다 고농도의 불순물농도를 갖는 매몰영역을 고에너지의 이온주입으로 형성하여 줌으로써, 래치업이 발생되는 임계치전류가 높아진다.
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- 서울대학교
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- 2004-11-24
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전기·전자 > 기타 전기/전자
본 기술은 쇼트키 정류소자 및 그 제조방법에 관한 기술이다. 본 기술은 쇼트키정류소자에 관한 것으로, 캐소오드전극에 연결되는 엔형 반도체 기판과 반도체 기판상에 형성된 엔형 에피층과 각각은 에피층의 상부로부터 내부로 신장하도록 형성되고 서로 소정거리 이격되며 애노오드전극과 연결되는 적극막에 공통접속되는 다수개의 피형 불순물영역을 가지는 쇼트키 정류소자에 있어서 피형 불순물영역의 일부를 관통하여 에피층의 내부로 신장하는 트렌치를 형성하고 그 내부를 전극막으로 충전시키며, 트렌치의 하부는 또다른 피형 확산영역에 의해 둘러싸이도록 형성됨을 특징으로 하는 쇼트키 정류소자에 관한 것이다.
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- 서울대학교
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- 2004-11-24
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전기·전자 > 반도체 공정 (B63)
본 기술은 질화실리콘 마스크 패턴을 만든 실리콘 기판의 상면을 적정깊이로 다공질화, 열산화하고 실리콘 질화막과 실리콘 산화막을 식각하여 냉음극 팁을 만드는 공정을 포함하는 실리콘 필드 에미터 어레이의 제조방법에 관한 기술이다." 본 기술은 기판에 다공질 실리콘을 형성한 다음 산화공정을 행함으로써 원하는 위치에 뾰족한 팁을 구현할 수 있고, 종래 기술보다 제조원가를 크게 낮추며, 팁의 균일성, 팁과 게이트 위치의 대칭성 및 거리의 균일성을 보장한다. 본 기술을 이용하여 FED를 만들 경우 한 개의 화소에 3,000~5,000개의 마이크로 진공관이 집적되므로 LCD에 비해 동작안정성이 높고 수율이 높으며 마스크 작업횟수도 적어 저렴한 디스플레이 패널로 상업화할 수 있다."
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- 서울대학교
- 등록일
- 2004-11-24
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전기·전자 > 반도체 공정 (B63)
본 기술은 기존의 I43에서 활용되고 있는 국부산화 기술이나 절연층의 이중 증착 등의 방법을 이용하여 절연층 사이의 게이트 홀의 크기를 줄임으로써, 전자빔 리소그라피나 이온빔 리소그라피 장비를 사용하지 않고 포토마스크 얼라이너에 의해 포토마스크에 전달되는 패턴 크기보다 작은 직경 1μm미만의 게이트 홀 패턴을 기판에 재현성 있게 만드는 새로운 제조방법에 관한 것이다. 본 기술은 잠식산화시 발생하는 새부리(bird beak)현상과 게이트 절연막의 이중증착을 이용하여 게이트 홀의 크기를 줄이고 1um미만의 게이트 홀 패턴을 재현성 있게 구현하였다. 기존의 포토마스크 얼라이너를 사용하므로 처리량(throughput)을 크게 하면서 게이트 홀 패턴을 재현성/균일성 있게 형성할 수 있고, 구동전압도 획기적으로 낮출 수 있으므로, FED패널 제조 등에 활용할 수 있을 것으로 본다.
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- 서울대학교
- 등록일
- 2004-11-24
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전기·전자 > 반도체 공정 (B63)
본 기술은 전계방출어레이(FEA)의 제조방법에 관한 것으로서,전계방출어레이가 다결정 실리콘 기판을 이용하여 제작됨에따라 균일하게 전계방출어레이를 큰 면적에 구현하기 위한 공정상의 난점과 절연파괴의 문제점을 해결하기 위한 기술이다. 본 기술에서는 단결정 실리콘 기판 대신 절연층 기판위에 증착된 다결정 또는 비정질 실리콘층을 이용하여 전계방출어레이를 제조하는 방법을 제공함으로써, 종래 기술의 문제점을 해소하여 큰 면적에 균일성 있고 화소간의 절연이 가능한 전계방출어레를 제조할 수 있게 되었다. 절연층 기판으로 통상의 유리기판을 사용하면서 저온 산화공정을 이용할 수 있으므로 제조원가도 절감할 수 있어 전계방출어레이 제조에 활용 가능성이 높을 것으로 본다.
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- 서울대학교
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- 2004-11-24
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전기·전자 > 반도체 공정 (B63)
본 기술은 Si-FEA 혹은 금속 FEA와 MOSFET의 제조공정 중 공통되는 공정을 이용하여 동시에 두개의 소자를 동일 기판에 구현하는 것으로, 실리콘 질화막을 선택적으로 식각하여 전계방출 팁과 MOSFET의 엑티브 영역을 형성하고 LOCOS공정에 의해 FEA의 게이트 절연막 및 필드 산화막을 동시에 형성하여, FEA의 게이트 전극(row line)과 캐소드 전극(column line)이 MOSFET와 각각 전기적으로 결합되도록 MOSFET가 일체적으로 제조되어, FEA와 MOSFET를 동시에 함께 구현할 수 있는 구조와 그 제조방법에 관한 기술이다. 본 기술은 실리콘 전계방출 어레이와 이를 구동하기 위한 MOSFET를 동일 기판에 동시 구현할 수 있는 구조와 그 방법을 제공하였고 부가공정의 제거로 전계방출 디스플레이의 제조원가 절감, 구동전압의 조절로 화소간의 균일성 확보가 가능하다. 위와 같은 기술의 우수성으로 차후, 전계방출 어레이와 구동회로가 일체화된 디스플레이 모듈을 제작하는데 직접적으로 응용될 수 있다.
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- 서울대학교
- 등록일
- 2004-11-24
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일반기술
전기·전자 > 반도체 공정 (B63)
본 기술은 LOCOS 공정기술을 이용한 금속 전계방출 어레이와 이를 구동하기 위한 MOSFET을 동일기판 상에 구현하여 화소간의 균일성을 향상시킬 수 있게 한 MOSFET을 일체화한 전계방출 어레이의 구조 및 그 제조방법에 관한 것이다. 본 기술은 금속 전계방출 어레이와 이를 구동하기 위한 MOSFET를 동일 기판에 동시 구현할 수 있는 구조와 그 방법을 제공하였고, 부가공정의 제거로 전계방출 디스플레이의 제조원가 절감, 구동전압의 조절로 화소간의 균일성 확보 및 저전압으로 전계방출 어레이 구동 가능하다. 이와 같은 기술의 우수성으로 차후, 전계방출 어레이와 구동회로가 일체화된 디스플레이 모듈을 제작하는데 직접적으로 응용될 수 있을 것으로 본다.
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- 서울대학교
- 등록일
- 2004-11-24
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일반기술
전기·전자 > 센서·엑츄에이터 소자 (F61)
본 기술은 동작전압이 낮고 에미터와 게이트 사이의 누설전류도 작은 수직형 전계방출소자(FEA)를 이용한 자기센서에 관한 것으로 수직형 FEA와, FEA와 마주보게 그 에미터의 전계방출 방향과 대략 수직을 이루는 판형의 제1애노드와, FEA와 제1애노드 사이에 일측에 제1애노드를 감싸도록 설치되고 제1애노드와 대략 수직을 이루는 제2애노드가 진공속에 설치된다. 본 기술은 원추형의 에미터 전극주위에 원형으로 형성된 게이트 전극에 의하여 에미터 첨단 상부에서 최대의 전기장을 형성하게 되고 게이트 전극이 없는 상부의 게구부로 전자가 방츨됨에 따라 게이트에 포착되는 전자가 수평형 FEA에 비하여 현저히 작게 되어 게이트 누설이 작은 잇점이 있고, 원형의 게이트 홀을 형성한 후 홀을 이용하여 원추형의 에미터 전극을 형성함에 따라 에미터와 게이타의 간격을 1 이하로 유지하는 것이 용이하여 전자 방출에 필요한 임계전장을 형성하기 위한 동작전압도 낮출 수 있는 장점을 갖는다.
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- 서울대학교
- 등록일
- 2004-11-24
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일반기술
전기·전자 > 기타 전기/전자
본 기술은 화소영역을 제외한 영역에 차폐층이 기판 및 게이트 사이에 절연막에 의하여 전기적으로 완전히 격리되면서 형성되는데, 이 차폐층은 폴리실리콘 또는 비정질 실리콘으로 형성되며, 또한 화소영역을 제외한 영역의 웰을 제거하고, 같은 전위로 연결된 웰 아일랜드간 접촉창을 통해 금속 층으로 패턴 형성하여 서로 연결된 실리콘 FED의 누설전류 억제 구조체에 관한 것이다. 본 기술은 FED 작동시 생성된 빛이 실리콘에 흡수됨을 방지하여 실리콘 내에서 빛에 의한 누설전류를 감소시키고, 게이트 전극으로부터의 영향을 제거시켜 원치 않는 화소의 동작을 억제하여 FED 동작을 안정화시키며, 누설전류에 의한 전력소모를 감소시킬 수 있는 실리콘 FED 누설전류 억제 구조체이다.
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- 서울대학교
- 등록일
- 2004-11-24
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일반기술
전기·전자 > 광전자
본 기술에서 ZnGa2O4(:Mn)을 모체로 하여 산소공극을 만들 수 있는 금속산화물을 첨가하여 형성되는 저전압 발광 ZnGa2O4(:Mn) 형광체의 모체는 PL(Photo Luminescence) 세기가 가장 큰 조건에서 합성되며, 모체에 첨가되는 금속산화물은 WO3, V2O5,또는 SiO2로 구성된다. 또한 저전압 발광 ZnGa2O4(:Mn) 형광체를 이소-프로필알콜(iso-prophly alcohol ; IPA)에 분산시켜 전기영동법으로 ITO(Indium Tin Oxide) 글라스상에 증착시키는 형광막 제조방법에 관한 것이다." 본 기술은 ZnGa2O4(:Mn)와 이를 모체로 금속산화물이 혼합된 저전압 발광 형광체 및 이를 이용한 형광막 제조방법에 의해 저전압 발광, 고효율, 그리고 긴 발광수명을 가지는 형광막 제조가 가능하므로 FED, VFD 등의 형광막 제조에 활용될 수 있을 것으로 본다.
- 보유기관
- 서울대학교
- 등록일
- 2004-11-24
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일반기술
전기·전자 > 광전자
본 기술은 구형형광체를 제조하는 방법으로서, 형광체의 전구체를 액적상태로 하여 고온의 반응기를 통과시켜 순간적으로 고형화하여 미세분말을 합성하고 최적의 열처리를 통하여 입자분포가 고른 구형 형광체를 제조하는 방법에 관한 것이다. 본 기술에 의해 완성된 구형 형광체는 형광체 모체내의 발광원소 분포를 균일하게 할 수 있을 뿐 아니라, 형광체 입도가 균일하여 스크린 제조시 형광체 층을 고밀도로 적층할 수 있음으로 고 적층밀도를 얻을 수 있어, 빛의 산란계수를 낮추고 투과율을 최대화 할 수 있는 효과가 있으며, 불순물의 혼입을 방지하여 발광효율을 높일 수 있고, 분쇄과정을 거칠 필요가 없음으로 표면이 손상될 염려가 없다는 장점이 있다.
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- 서울대학교
- 등록일
- 2004-11-24
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일반기술
전기·전자 > 반도체 공정 (B63)
본 기술은 판넬을 이루는 구성요소들의 로딩(loading) 단계로부터 언로딩(unloading) 단계에 이르기까지 플라즈마 세정(plasma cleaning)을 포함한 모든 공정을 진공중에서 인-라인(in-line) 방식으로 처리하는 FED용 초고진공 실장방법 및 장치에 관한 것이다. 본 기술은 '초기가열/세정 챔버(prebake/cleaning chamber)'와 '초고진공/밀봉 챔버(uhv/sealing chamber)'로 된 두 개의 메인 챔버(main chamber)와 다수의 보조 챔버를 포함하는 장치를 사용하여, 모든 구성요소들을 시종 초고진공 상태가 유지되는 챔버 내에서 인-라인 방식으로 처리하는데 그 특징이 있고, 판넬의 생산성 향상, 오염도 저감, 완성품의 미관 개선하였다.
- 보유기관
- 서울대학교
- 등록일
- 2004-11-24
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