산업기술 통합검색
본 기술은 반도체 메모리 셀의 제조에 이용되는 적층형 페로브스카이트 강유전체 캐패시터(layered perovskite ferroelectric capacitor)에 관한 것으로 FRAM(ferroelectric random access memory)용 메모리 셀의 제작에 이용되는 Bi4-XAXTi3O12 기반의 적층형 페로브스카이트 강유전체층을 포함하는 비휘발성 강유전체 캐패시터에 관한 것이다. 본 기술의 Bi4-xLaxTi3O12 기반의 비휘발성 강유전체 캐패시터는 Bi4Ti3O12 (BTO)의 페로브스카이트층 내의 Bi 원소의 일부를 La 등으로 치환함으로서, BTO의 페로브스카이트층 내의 Bi에 의해서 주로 발생하는 산소 공핍을 방지하여 우수한 피로특성과 높은 분극값을 유지하며, 동시에 높은 유전율을 가진다.
본 기술은 메틸트리메톡시실란 및/또는 메틸트리에톡시실란과 디메틸디메톡시실란으로 이루어진 폴리메틸실세스퀴옥산 공중합체로 이루어진 것을 특징으로 하는 저유전성 절연재료 및 그 제조방법, 이 공중합체를 이용한 저유전성 절연막 및 그 제조방법을 제공하고 있다.본 기술은 공중합 단량체로서 DMDMS를 사용한 폴리메틸실세스퀴옥산 공중합체를 제공하고 있는 바, 이 공중합체를 이용한 절연막은 낮은 크랙전파속도 및 저유전상수를 가짐으로써, 차세대 반도체 산업에서 요구에 대응하는 특성을 가지는 장점이 있다.
본 기술은 폴리메틸실세스퀴옥산 공중합체와 그 제조방법 및 이를 이용한 저 유전성 코팅막의 제조방법에 관한 것이다. 본 기술은 폴리메틸실세스퀴옥세인 공중합체는 메틸트리알콕시실란 [A: CH3Si(OR)3]과 함께 양쪽 끝에 반응 자리를 가지는 ɑ, ω-비스트리알콕시실릴화합물[B:(RO)3Si-X-Y-Si(OR)3]을 공중합 단량체로서 사용하여 중합한 것으로서 실란올 말단기 함량 10% 이상 분자량 5000-3000을 가지며 기공 생성제와 함께 코팅되어 열처리되는 경우 생성된 코팅막은 나노메타 크기의 미세다공을 함유하게 되어 만족할 만한 수준의 기계적 강도를 가지면서도 유전율이 2.3 이하의 초저유전성을 가지게 되어 차세대 반도체인 구리배선 칩 제조에 필수적인 절연물질로 사용되어 제품의 성능을 높이는 효과가 있다.
본 기술은 유기 실리케이트 삼중공중합체와 그 제조방법 및 이를 이용한 초저유전성 코팅막의 제조 방법과 이들의 뛰어난 기계적 전기적 특성에 관한 것이다.유기실리케이트 삼중공중합체는 메틸트리알콕시실란, 디메틸디알콕시실란과 함께 양쪽 RMx에 반응자리를 가지는 α,ω-비스트리알콕시실릴화합물을 공중합 단량체로서 사용하여 공중합한 것으로 ,A 단량체에 대한 B 와 C 단량체들의 혼합비율을 최적화 하여 실란올 만단기 함U 10% 이산, 분자량 3,000 ~ 30,000dmf 가지는 삼중 공중합체를 합성한 후, 기공생성제와 함께 코팅하여 열처리하는 경우 , 생성된 코팅막은 나노미터 크기의 미세다공을 함유하게 되어 , 뛰어난 기계적 강도(모듀러스 10GPa 이상, 표면강도 1.2 GPa 이상)를 가지면서 유전율이 2.0 이하인 초저유전성을 가질 수 있어, 차세대 반도체인 구리배선 칩 제조에 필수적인 절연물질 사용되어 성능을 높이는 효과가 있다.
본 기술은 지진에 의하여 교량 상판으로부터 전달되는 지진력을 압축력 형태로 이동받침 교각에 전달함으로써 지진력을 고정받침 교각뿐만 아니라 이동받침 교각에도 분산시켜 교량의 내진 성능을 향상시킬 수 있는 지진력 분산전달 장치에 관한 것이다. 본 기술에서는 교량 상판에 장착되어 지진 발생시 교량 상판의 교축방향의 변위에 따라 이동받침 교각에 접촉하여 지진력을 교량 상판으로부터 이동받침 교각으로 전달하는 충격체와 이동받침 교각에 장착되며, 충격체가 이동받침 교각과 접촉하면서 가해지는 충격력을 흡수하면서도 충격체를 통하여 전달되는 교량 상판으로부터의 지진력을 이동받침 교각으로 전달하는 충격수용체로 구성되어 지진에 의하여 교량 상판에 발생하는 지진력을 충격체와 충격수체의 충돌에 의하여 압축력의 형태로 이동받침 교각에도 분산시켜 전달시킴으로써 교량의 내진 성능을 향상시키는 것을 특징으로 한다.
본 기술은 다경간 연속 교량의 이동받침 교각 양측에 설치되어 지진에 의하여 교량 상판에 발생하는 지진력을 이동받침 교각에도 분산시켜 전달하는 장치로서, 내부에 실린더 바닥부와 실린더 헤드부가 구비된 실린더와, 실린더 내부에서 왕복 운동하는 피스톤을 구비하고 있으며, 교량 상판의 교축방향 변위에 따라 피스톤이 실린더 바닥부 및 또는 헤드부와 충돌 접촉하여, 교량 상판으로부터 고정받침 교각으로 전달되는 지진력을 압축력 및 또는 인장력 형태로 이동받침 교각에 분산 전달함으로써, 교량의 내진 성능을 향상시키는 것을 특징으로 하는 양방향 충돌방식의 다경간 연속교량의 기계적 지진력 분산전달 장치에 관한 것이다.본 기술은 지진에 의하여 교량 상판으로부터 전달되는 지진력을 압축력 또는 인장력 형태로 이동받침 교각에 전달하므로써 고정받침 교각뿐만 아니라 이동받침 교각에도 지진력을 분산시켜 교량의 내진 성능을 향상시킬 수 있도록 한다.
본 기술은 처리원수인 수용액이 담그어지는 반응조와 반응조내에 설치되고 외부로부터 전압이 인가되는 금속 박판들로서 외부로부터 음극이 인가되어 반응조내의 수용액의 전기분해에 의하여 수소기체를 발생시키는 음극 금속박판 및 외부로부터 양극이 인가되어 금속박판의 양전하가 용출되어 상기한 음극 금속박판에서 발생한 수소기체가 양전하를 띠도록 하는 양극 금속박판을 포함하는 미세기포 발생장치에 관한 것이다. 본 기술에 의한 전기분해에 의한 양의 전하를 가지는 미세기포 발생장치는 별도의 공기주입장치가 없이 처리 수용액을 전기분해하여 발생하는 수소기체가 역시 전기분해에 의하여 용출되는 금속의 양이온에 의하여 양의 전하를 띠게 하므로, 별도의 공기주입장치나 표면 흡착제가 필요하지 않다. 뿐만 아니라 본 기술에 의한 미세기포발생장치에서 발생되는 양의 전하를 띤 미세기포에 의하여 원수 중에 포함된 음의 전하를 띠는 탁도 유발물질들을 효과적으로 제거할 수 있다.
본 기술은 환원전위가 높은 금속 이온이 그보다 낮은 환원전위를 가지는 다른 금속 표면에서 치환되어 막을 형성하는 현상을 이용하여 구리 표면에 얇은 은 박막을 형성하는 방법에 관한 것이다. 본 기술은 산화에 대한 저항성이 상대적으로 우수한 은을 표면에 형성하여 공기중에 노출된 채 가열되었을 때 발생할 수 있는 구리의 연속적인 산화 반응을 방지하고 열처리를 통해 이러한 현상을 더욱 강화시킬 수 있다. 또한 비저항이 구리 배선 자체보다도 낮은 은을 이용해서 표면을 보호함으로서, 특별한 비저항의 증가 없이 효과적으로 표면을 보호할 수 있다. 본 기술은 반도체에서의 금속 배선공정에서의 산화 방지막 형성에 응용가능하다.
본 기술은 반도체의 금속 배선 공정에서 사용되는 다마신 공정에서, 물리적 기상증착(PVD) 방법을 이용해 형성되는 씨앗층 대신 무전해 도금을 이용해 고비저항 기판에서 직접적으로 씨앗층을 형성하는 기술이다. 종래의 씨앗층은 물리적 기상증착을 이용하여 형성하였으나, 고단차 패턴 구조의 내부에 대해서 단차 피복성이 불량하므로 위치에 관계없이 균일한 두께를 가지는 씨앗층의 형성이 점차 어려워지고 있다. 본 기술에서는 우수한 단차 피복성을 가지는 무전해 도금을 이용해 씨앗층을 형성한 후, 이 씨앗층 상에서 전해도금을 진행시켜 은 박막을 형성하였다. 무전해 도금과 전해 도금 과정에서 발생하는 스트레스 등으로 인한 점착력 문제를 해결하기 위해, 무전해 도금을 통해 형성한 씨앗층을 질소 분위기에서 열처리할 경우, 형성된 박막은 기판과 우수한 점착력을 가진다.
본 기술은 DRAM 공정에서의 capacitor 전극 형성을 위한 루테늄 박막 형성 방법에서, 막의 물성 개선을 위한 표면 처리 방법에 관한 것이다. 본 기술은 루테늄을 이용해 차세대 DRAM 공정에서 capacitor의 전극을 형성하기 위한 화학적 기상 증착법(CVD)에서, 표면 처리에 의해 막의 거칠기나 물성 등이 개선되었다. 확산방지막으로 쓰이는 질화 티타늄 표면에 습식 공정을 이용해 수십 nm 정도의 팔라듐 촉매 입자를 생성시키고 루테늄 박막을 CVD를 이용해 증착할 경우, 촉매입자가 성장핵으로 작용하며 전구체의 분해를 촉진시켜서 매우 조밀하고 순도가 높은 루테늄 박막이 형성된다. 팔라듐 촉매 입자가 형성된 표면에서 성장한 루테늄 박막은 매우 높은 순도를 가지고 있었으며, 초기 성장 단계에서 이미 생성된 팔라듐 입자가 성장핵으로 작용하여 연속적인 박막을 형성하기까지의 시간이 매우 감소하였다.
본 기술은 구리염과 구리이온과 리간드를 형성하여 액상반응을 억제하는 착화제와, 구리이온을 환원시키는 환원제와, 환원제가 산화되도록 적당한 pH를 유지시키는 pH 조절제를 포함하는 무전해 도금액에 피도금체를 침지하여 피도금체 표면에 무전해 구리막을 형성하는 단계 및 무전해 도금액에서상기 피도금체를 꺼내지 않고 바로 무전해 구리막이 형성된 피도금체에 환원전위를 인가하여 피도금체에 전해 구리막을 형성시키는 단계를 포함한다." 본 기술는 이동과정에서 생길 수 있는 구리의 산화를 방지할 수 있으며, 공정간 이동과정이 사라짐으로써 전체 도금 공정의 단순화와 도금 공정 비용의 절감을 실현할 수 있다. 본 기술은 구리가 가진 낮은 비저항과 전자이동에 대한 높은 저항성 때문에 반도체 배선 공정에 구리 전해 도금 공정의 도입이 증가하고 있다. 따라서 본 기술의 활용이 기대된다."
본 기술은 반도체 기판을 마련하는 단계와, 활성화 용액에 기판을 침지시켜서 기판 표면에 활성화 물질을 증착하여 기판을 활성화하는 단계와, 활성화된 기판을 루테늄 전해 도금 용액에 침지시키고 환원 전위를 인가하여 활성화된 기판 표면에 루테늄을 전해 도금하는 루테늄 박막 형성 방법에 관한 것이다. 본 기술은 화학 기상 증착법으로 형성되던 루테늄 박막을 비용이 저렴하고 공정이 간단한 전해 도금으로 형성하고 반도체 구조에서 하부 전극으로 루테늄을 사용하는 경우 누설 전류 특성이 우수하고 백금보다 식각이 용이하므로 루테늄 박막을 커패시터의 전극으로 사용하기 위한 연구가 활발해지고 있다. 그러므로 본 기술에 의한 루테늄 박막 형성 공정이 반도체의 하부전극 형성에 이용될 것으로 예상된다.
본 기술은 구리염과, 구리이온과 리간드를 형성하여 액상반응을 억제하는 착화제와, 구리이온을 환원시키는 환원제와, 환원제가 산화되도록 적당한 pH를 유지시키는 pH 조절제를 포함하는 무전해 도금액에 피도금체를 침지하여 피도금체 표면에 무전해 도금을 실시하는 반도체 배선용 구리 박막 형성방법에 있어서, 도금액의 온도를 30℃~70℃에서 실시하는 것, 또는 도금액의 온도를 30℃~70℃에서 실시한 다음에, 도금액의 온도를 15℃~28℃로 하여 실시한다. 본 기술은 구리 막내의 구리 산화물이 존재하지 않고, 구리 박막의 비저항은 낮으며, 접합성 또한 뛰어난 반도체 배선용 구리 박막을 얻을 수 있으며, 잠복기를 줄여 공정 전체 시간을 줄일 수 있고 구리가 가진 낮은 비저항과 전자이동에 대한 높은 저항성 때문에 반도체 배선 공정에 구리의 사용이 증가하고 있다. 본 기술에 의한 구리 박막 형성 방법은 이전에 구리 무전해 도금을 통해 얻을 수 있던 구리 박막보다 더 나은 막질의 구리 박막을 짧은 공정 시간에 얻을 수 있으므로 차후에 반도체 배선 공정에 쓰일 수 있다고 본다.
본 기술은 루테늄 소스 가스와 산소 가스를 사용하여 화학 기상 증착법으로 반응 챔버 내의 기판 상에 루테늄 박막을 형성하는 방법에 있어서, 할로겐 화합물을 이용하는 것이다. 본 기술을 통해 균일한 루테늄 박막을 증착할 수 있으므로 박막의 전기적 특성의 향상시켰으며, 고온 공정에서도 큰 박막 증착률을 얻을 수 있으므로 저온 공정에서 생긴 탄소 불순물을 제거하기 위한 별도의 열처리 공정이 필요하지 않으므로 생산성 향상과 원가절감 효과가 있다. 또한 작은 선폭을 가진 단차 패턴의 고품질 루테늄 박막을 형성할 수 있으므로 반도체에서 전극을 형성하는 데 사용할 수 있다. 최근 귀금속 또는 그 산화물을 반도체 집적회로에 존재하는 커패시터의 하부전극 또는 상부전극으로 사용하는 연구가 진행되고 있으며, 루테늄의 경우 누설 전류 특성이 우수하고 백금보다 식각이 용이하므로 차후에 반도체 공정에 사용될 것으로 예상된다.
본 기술은 환원제의 산화에 의해 발생하는 전자를 이용해 금속 이온을 환원시켜 반도체 기판에 도금하는 무전해 도금을 실시하기 전의 기판 표면 처리 방법은 반도체 기판을 마련하는 단계와 반도체 기판의 표면에 형성된 자연 산화막을 식각하여 세정하는 단계와 세정된 반도체 기판을 환원제를 산화시키기는 데 필요한 촉매와 기판의 표면을 활성화하는 활성화제와 촉매의 금속 이온과 리간드를 형성하는 착화제로 이루어지는 활성화 용액에 침지시켜 표면을 활성화하는 단계를 포함한다. 본 기술은 기판 표면에 균일한 촉매층을 형성하여 낮은 면저항을 갖는 것과 동시에 표면이 고른 무전해 도금막을 형성할 수 있어서 반도체의 질적 향상을 도모할 수 있고 구리 무전해 도금은 낮은 비용으로 가능하며 대면적에 균일한 박막을 형성할 수 있다는 장점을 가지고 있으므로 차후에 반도체 배선 공정에 도입될 것을 기대된다. 그러므로 본 기술은 구리막의 질 향상을 위해 반도체 배선공정에서의 구리 무전해 도금에 사용될 것으로 기대된다.
본 기술은 반도체 기판을 마련하는 단계, 반도체 기판에 건식법 또는 습식법을 이용하여 구리 시드층을 형성하는 단계, 반도체 기판을 세정하는 단계, 반도체 기판 상에 환원 전위를 인가하여 구리전해 도금액을 이용하여 전해 도금을 실시하는 단계, 전해 도금을 실시한 반도체 기판에 고온 열처리를 실시하는 단계를 포함한다. 본 기술은 구리 시드층 위에 구리 전해 도금을 하였을 때에 후속 공정으로 간단한 고온 처리를 함으로써 균일한 구리막을 형성할 수 있고, 면저항도 감소시키므로 고품질의 반도체 배선용 구리막을 형성할 수 있다. 구리가 가진 낮은 비저항과 전자이동에 대한 높은 저항성 때문에 반도체 배선 공정에 구리의 사용이 증가하고 있으며, 그에 따라 구리 전해 도금 공정의 도입이 증가하고 있다.
본 기술은 반도체 금속막 형성 방법 관한 것으로서, 특히 무전해 도금으로 시드층(seed layer)을 형성하는 반도체 금속막 형성 방법에 관한 것이다. 본 기술은 무전해 도금으로 구리 시드층의 형성과 전해 도금으로 구리 전해막의 형성이 동일한 용기 내에서 이루어지기 때문에 구리 시드층이 대기중에 노출되어 산화되는 문제점을 없앨 수 있고, 또한 구리시드층을 형성시키기 위한 별도의 CVD 내지 PVD 장치가 필요없으므로 공정이 단순하며 생산비용도 절감된다.
본 기술은 나노기공을 갖는 탄소재료를 전극으로 사용한 전기 이중층 캐패시터에 관한 것으로, 전기 전도도가 크고 2 내지 20 nm 크기의 기공을 가지며 기공의 연결성이 우수한 탄소재료를 전기이중층 캐패시터의 전극으로 사용함으로써 등가직렬저항이 적어 높은 충방전 전류조건에서도 우수한 전하저장 용량을 보이는 전기이중층 캐패시터이다. 본 기술에의해 합성된 탄소재료는 전기전도도가 높고 2 내지 20 nm 크기의 연결성이 우수한 기공을 가지고 있어 높은 충방전 전류밀도에서는 오히려 기존의 탄소를 사용한 전기이중층캐패시터보다 더 큰 전하저장용량을 갖는다.
본 기술은 항전기장이 Ec1 인 제1세라믹 압전층 및 상기 제1세라믹 압전층과 접해 있고, 항전기장이 Ec1 과는 다른 값의 Ec2 인 제2세라믹 압전층으로 구성되며, 항전기장 Ec1 및 Ec2 은 전기장이 인가되었을 때 제1세라믹 압전층의 분극 방향과 제2세라믹 압전층의 분극 방향이 서로 반대가 되도록 결정되고, 전기장의 인가에 의하여 어느 하나의 압전층은 수축하고 이와 동시에 다른 압전층은 팽창하는 분극 방향이 서로 반대인 압전-압전 세라믹 액츄에이터에 관한 것이다. 본 기술은 기존의 압전-비압전 세라믹 결합이나 바이모르프 액추에이터들과는 달리, 압전-압전(Piezoelectric-Piezoelectric) 세라믹을 결합한 두 개의 압전층이 일체로 된 액츄에이터로서, 분극 방향이 반대로 바뀌는 전장인 항전기장(coercive field : Ec) 차이를 이용하여 분극 방향이 다른 두 층을 가진 액츄에이터를 제공한다. 본 기술에 의한 액츄에이터는 한 층이 수축할 때 다른 층은 팽창하여 변위가 매우 크고 제조 공정이 매우 단순하다는 장점이 있다.
질화물 반도체는 적절한 기판의 부재로 인해 일반적으로 저온 완충막을 이용한 2 단계 성장법을 이용하여 에피층을 성장하여 왔다. 저온 완충막의 경우, 많은 핵생성 자리를 제공함으로써 이종기판의 사용으로 인한 어려움을 해결하였으나, 고온 완충막을 사용하는 경우에는 2차원의 얇은 두께의 평탄한 막을 미리 형성하여 줌으로써 에피층을 형성하게 된다. 기존의 저온 완충막을 이용한 2단계 성장법은 기판 성장 등의 bulk 구조에서 사용가능한 방법이나 고온 완충막을 이용하게 되는 경우, 수 nm 수준의 양자구조에서의 적용이 가능하게 되고 질화물 반도체를 이용한 LED 및 LD 등의 광소자 제작시, 활성층 성장에서 고온 완충막의 사용이 가능하다.