산업기술 통합검색
본 기술은 산화지르코늄타이타늄 박막을 강유전체 물질의 확산 방지막 또는 버퍼층으로 이용한 전계형 트랜지스터 소자에 관한 것으로서 반도체 실리콘 기판상에 산화지르코늄타이타늄(ZrTiO4)으로 이루어진 버퍼층과 버퍼층 상부에 형성되는 납-지르코늄-타이타늄 산화물(PZT) 강유전체 유전막을 포함하여 구성된다. 본 기술은 강유전체 유전막 PZT의 구성성분인 Zr,Ti으로 이루어진 고유전율의 산화지르코늄타이타늄 박막을 버퍼층으로 사용함으로서 PZT박막과 버퍼층간의 계면특성이 향상되고, 상기 PZT와 반도체 실리콘 기판사이의 반응이 효과적으로 억제되므로 전계형 트랜지스터 소자의 특성을 향상시킬수 있는 장점이 있다.
본 기술은 I41를 제작할 수 있도록 기판상부에 활성층 막을 간단한 공정으로 쉽게 제조할 수 있고, 양호한 전기적 특성을 얻을 수 있는 I41용 활성층 막 제조방법에 관한 것이다." 반도체 소자를 제작할 수 있도록 기판상부에 활성층을 제조하는 고상한 방법은 기판위에 비정질 실리콘 막을 형성하는 단계, 비정질 실리콘 막의 상부표면에 전자빔을 설정된 패턴으로 주사하는 단계, 막의 상부전체를 설정된 에너지 밀도를 가지는 레이저 빔으로써 어닐링하는 단계를 가짐에 의해 비정질 실리콘 막을 설정된 패턴에 기준한 결정구조를 가지는 폴리 실리콘 막으로 변화되게 함을 특징으로 한다. 기판상부에 활성층 막을 간단한 공정으로 쉽게 제조할 수 있음은 물론 전류 이동도 및 형성되는 막의 치밀도등의 전기적 특성이 개선되는 효과가 있다. 그리고 박막 트랜지스터 뿐 만 아니라 일반적인 모스 트랜지스터에도 적용가능하다. "
본 기술은 반도체 메모리 소자를 제작할 수 있도록 기판상부에 활성층 막을 간단한 공정으로 쉽게 콘트롤할 수 있는 방법, 리소그래피 기법과 엑사이머 레이저 어닐링에 의해 크기 및 위치가 정확히 제어되는 폴리실리콘 아일랜드를 이용하여 실온동작 싱글 일렉트론 메모리를 제조하는 고상한 방법에 관한 것이다. 본 기술은 엑사이머 레이저 방사에 의한 폴리실리콘 싱글 일렉트론 소자의 제조방법에 따르면, 기판위에 아몰퍼스 실리콘 막, 절연막, 버퍼막을 차례로 형성하는 단계와, 버퍼막을 사진식각하여 팁형상의 윈도우를 패턴하고 상기 아몰퍼스 실리콘을 결정화하기 위해 레이저 에너지를 방사하고 열처리하는 단계를 가짐에 의해, 적어도 하나의 폴리실리콘 그레인이 패턴된 윈도우 사이드로부터 성장 및 분리되게 하여 파인-그레인 라아지 폴리실리콘 양자 점을 얻는 것을 특징으로 한다.
본 기술은 데이터 라인과 게이트 라인이 교차되는 영역에서의 유전용량을 감소시킬 수 있는 개선된 배선 방법 및 그 구조, 데이터 라인과 게이트 라인이 교차되는 영역에서 발생되는 신호지연 문제를 해소할 수 있는 개선된 배선 방법 및 그 구조에 관한 것이다. 본 기술은 박막 트랜지스터 액정 표시장치의 배선 방법에 관한 것이다. 본 기술에서는, 박막 트랜지스터를 구동시키는 게이트 라인과 데이터 라인을 형성함에 있어서, 게이트 라인과 데이터 라인이 교차되는 영역에 층간절연막 및 유전율이 낮은 공기층을 형성시킨다. 그 결과 배선의 유전용량이 감소되고, 이에 따라 신호지연 문제가 보다 개선되는 효과가 있다.
본 기술은 박막 트랜지스터의 전기적 특성을 향상시킬 수 있는 개선된 활성층 제조 방법 및 그 구조와 박막 트랜지스터의 턴-오프시 누설전류 흐름을 억제할 수 있는 개선된 활성층 제조 방법 및 그 구조, 박막 트랜지스터의 턴-오프시 동작특성을 향상시킴으로써, 박막 트랜지스터의 온/오프 상태에서의 전류비를 향상시킬 수 있는 개선된 활성층 제조 방법 및 그 구조에 관한 것이다. 본 기판 상부에 비정질 실리콘막을 형성한 후, 비정질 실리콘을 다결정 실리콘화시킬 수 있을 정도의 에너지를 가지는 빛을 비정질 실리콘에 국부적으로 조사한다. 그 결과, 비정질 실리콘막에는 부분적으로 다결정 실리콘막이 형성되어 비정질 실리콘과 다결정 실리콘의 중간 특성을 지니는 새로운 구조의 도전막이 형성되는데, 이를 박막 트랜지스터의 활성층으로 이용함으로써 박막 트랜지스터의 전기적 특성을 향상시킨다.
본 기술은 다결정 실리콘 박막트랜지스터의 채널내에 그레인 경계의 밀도를 감소시키기 위해 그레인의 크기를 증가시키고 그레인 경계를 질서적으로 배열하는 엑시머 레이저 어닐링 방법을 이용하여 다결정 실리콘 박막 트랜지스터의 제조방법에 관한 것이다. 본 기술에 의해 그레인의 수평성장을 유도하기 위한 패턴형태로 된 금속과 같은 자외선 반사체를 한번의 사진 공정과 리프트오프 공정을 이용하여 박막 트랜지스터 소자의 소오스와 드레인 위에 정확히 정렬시킬 수 있어 소자를 쉽게 제작할 수 있다. 또한 종래의 수백 ㎚의 그레인 크기를 수 ㎛정도까지 증가시킴으로써 다결정 실리콘 박막내의 그레인 경계의 밀도를 현저히 감소시켜 전자의 흐름을 원활하게 하여 소자의 이동도 특성을 향상시킬 뿐만 아니라 누설 전류 억제에도 효과적이다.
본 기술은 드레인 접합부의 강한 수직 전계로 인해 발생하는 누설전류를 감소시키고 소자의 신뢰도를 향상시키기 위하여 에어-캐비티를 게이트 절연막의 일부로 사용함으로써, 드레인 접합에 유도되는 수직 전계를 완화시키고 종래의 소자와 동일한 구동전류를 나타내며 전계 효과 이동도를 증가시킬 수 있는 다결정 실리콘 박막 트랜지스터 및 그 제조방법에 관한 것이다. 본 기술은 드레인 접합 주변에 유도되는 수직 전계를 완화시켜 강한 전계에 의해 발생하는 누설전류를 감소시킬 수 있을 뿐만 아니라 추가의 마스크 공정 없이 간단한 공정으로 제조할 수 있으며 온-오프 전류비를 향상시킬 수 있다.
본 기술은 트랜지스터의 스위칭방법 및 이를 이용한 스위칭회로에 관한 것으로, 특히 용량성 결합(capacitive coupling)과 부트-스트래핑(boot-strapping)을 이용하여 N-형 트랜지스터의 경우 출력전압보다 낮은 전압을 갖는 입력 신호로도 트랜지스터를 턴-온(turn on)시키며, P-형 트랜지스터의 경우 출력전압보다 높은 전압을 갖는 입력신호로도 트랜지스터를 턴-온 시키는 기술에 관한 것이다. 본 기술은 N-형 또는 P-형 트랜지스터만으로 디지털 회로를 구현할 수 있는 요소 기술을 제안하였고, N-형 또는 P-형 트랜지스터만으로는 구현이 어려운 스위칭을 부트스트래핑을 이용하여 구현하였으며 본 기술은 최근에 관심을 불러일으키고 있는 디스플레이 패널의 생산 비용을 절감시킬 수 있다. TFT를 이용한 디스플레이 패널 설계에 요구되는 전기적인 특성을 만족시킬 수 있는 디지털 회로를 구현할 수 있으므로 활용 가능성이 매우 높으리라 본다.
본 기술은 박막트랜지스터 제조방법에 관한 것으로, 특히 소스/드레인 어닐링 공정 시 다결정 실리콘 박막트랜지스터의 게이트 모서리와 소스/드레인 접합부에 발생하는 결정결함을 방지하는 박막트랜지스터 제조방법에 관한 것이다. 본 기술은 다결정 실리콘 박막트랜지스터의 소스/드레인 어닐링시, 레이저광을 비스듬하게 기울여서 조사하는 OI-ELA(Oblique Incidence Excimer Laser Annealing) 방법을 제시함으로써 소스/드레인 접합부에도 레이저 에너지를 충분히 전달하여 접합부 결정 결함이 없는 다결정 실리콘 박막트랜지스터의 제작이 가능하다. 따라서, 박막트랜지스터의 ON/OFF 스위칭 특성이 우수하며, 장시간 구동에 대해서도 추가의 트랩 상태 생성이 적어 특성이 안정적으로 나타난다.
본 기술은 반도체 물질로된 활성층에 형성된 소오스-드레인영역의 표면을 열산화시켜, 게이트전극과 소오스-드레인영역 사이를 이격되도록 하여, 소오스 영역 또는 드레인영역이 가지는 소정 전위로부터 게이트전극에 인가되는 전계를 감소시킴으로써, 게이트전극의 오프시에 발생되는 오프 커런트를 최소화시킬 수 있는 박막 트랜지스터의 제조방법에 관한 것이다. 본 기술은 고온 공정을 이용할 시 오프커런트를 제어하는 방법으로 손쉽게 활용 가능하고, 사진 공정을 이용한 방법과 비교시 공정비용의 절감효과가 있다.
본 기술은 질화실리콘 마스크 패턴을 만든 실리콘 기판의 상면을 적정깊이로 다공질화, 열산화하고 실리콘 질화막과 실리콘 산화막을 식각하여 냉음극 팁을 만드는 공정을 포함하는 실리콘 필드 에미터 어레이의 제조방법에 관한 기술이다." 본 기술은 기판에 다공질 실리콘을 형성한 다음 산화공정을 행함으로써 원하는 위치에 뾰족한 팁을 구현할 수 있고, 종래 기술보다 제조원가를 크게 낮추며, 팁의 균일성, 팁과 게이트 위치의 대칭성 및 거리의 균일성을 보장한다. 본 기술을 이용하여 FED를 만들 경우 한 개의 화소에 3,000~5,000개의 마이크로 진공관이 집적되므로 LCD에 비해 동작안정성이 높고 수율이 높으며 마스크 작업횟수도 적어 저렴한 디스플레이 패널로 상업화할 수 있다."
본 기술은 기존의 I43에서 활용되고 있는 국부산화 기술이나 절연층의 이중 증착 등의 방법을 이용하여 절연층 사이의 게이트 홀의 크기를 줄임으로써, 전자빔 리소그라피나 이온빔 리소그라피 장비를 사용하지 않고 포토마스크 얼라이너에 의해 포토마스크에 전달되는 패턴 크기보다 작은 직경 1μm미만의 게이트 홀 패턴을 기판에 재현성 있게 만드는 새로운 제조방법에 관한 것이다. 본 기술은 잠식산화시 발생하는 새부리(bird beak)현상과 게이트 절연막의 이중증착을 이용하여 게이트 홀의 크기를 줄이고 1um미만의 게이트 홀 패턴을 재현성 있게 구현하였다. 기존의 포토마스크 얼라이너를 사용하므로 처리량(throughput)을 크게 하면서 게이트 홀 패턴을 재현성/균일성 있게 형성할 수 있고, 구동전압도 획기적으로 낮출 수 있으므로, FED패널 제조 등에 활용할 수 있을 것으로 본다.
본 기술은 전계방출어레이(FEA)의 제조방법에 관한 것으로서,전계방출어레이가 다결정 실리콘 기판을 이용하여 제작됨에따라 균일하게 전계방출어레이를 큰 면적에 구현하기 위한 공정상의 난점과 절연파괴의 문제점을 해결하기 위한 기술이다. 본 기술에서는 단결정 실리콘 기판 대신 절연층 기판위에 증착된 다결정 또는 비정질 실리콘층을 이용하여 전계방출어레이를 제조하는 방법을 제공함으로써, 종래 기술의 문제점을 해소하여 큰 면적에 균일성 있고 화소간의 절연이 가능한 전계방출어레를 제조할 수 있게 되었다. 절연층 기판으로 통상의 유리기판을 사용하면서 저온 산화공정을 이용할 수 있으므로 제조원가도 절감할 수 있어 전계방출어레이 제조에 활용 가능성이 높을 것으로 본다.
본 기술은 Si-FEA 혹은 금속 FEA와 MOSFET의 제조공정 중 공통되는 공정을 이용하여 동시에 두개의 소자를 동일 기판에 구현하는 것으로, 실리콘 질화막을 선택적으로 식각하여 전계방출 팁과 MOSFET의 엑티브 영역을 형성하고 LOCOS공정에 의해 FEA의 게이트 절연막 및 필드 산화막을 동시에 형성하여, FEA의 게이트 전극(row line)과 캐소드 전극(column line)이 MOSFET와 각각 전기적으로 결합되도록 MOSFET가 일체적으로 제조되어, FEA와 MOSFET를 동시에 함께 구현할 수 있는 구조와 그 제조방법에 관한 기술이다. 본 기술은 실리콘 전계방출 어레이와 이를 구동하기 위한 MOSFET를 동일 기판에 동시 구현할 수 있는 구조와 그 방법을 제공하였고 부가공정의 제거로 전계방출 디스플레이의 제조원가 절감, 구동전압의 조절로 화소간의 균일성 확보가 가능하다. 위와 같은 기술의 우수성으로 차후, 전계방출 어레이와 구동회로가 일체화된 디스플레이 모듈을 제작하는데 직접적으로 응용될 수 있다.
본 기술은 LOCOS 공정기술을 이용한 금속 전계방출 어레이와 이를 구동하기 위한 MOSFET을 동일기판 상에 구현하여 화소간의 균일성을 향상시킬 수 있게 한 MOSFET을 일체화한 전계방출 어레이의 구조 및 그 제조방법에 관한 것이다. 본 기술은 금속 전계방출 어레이와 이를 구동하기 위한 MOSFET를 동일 기판에 동시 구현할 수 있는 구조와 그 방법을 제공하였고, 부가공정의 제거로 전계방출 디스플레이의 제조원가 절감, 구동전압의 조절로 화소간의 균일성 확보 및 저전압으로 전계방출 어레이 구동 가능하다. 이와 같은 기술의 우수성으로 차후, 전계방출 어레이와 구동회로가 일체화된 디스플레이 모듈을 제작하는데 직접적으로 응용될 수 있을 것으로 본다.
본 기술은 판넬을 이루는 구성요소들의 로딩(loading) 단계로부터 언로딩(unloading) 단계에 이르기까지 플라즈마 세정(plasma cleaning)을 포함한 모든 공정을 진공중에서 인-라인(in-line) 방식으로 처리하는 FED용 초고진공 실장방법 및 장치에 관한 것이다. 본 기술은 '초기가열/세정 챔버(prebake/cleaning chamber)'와 '초고진공/밀봉 챔버(uhv/sealing chamber)'로 된 두 개의 메인 챔버(main chamber)와 다수의 보조 챔버를 포함하는 장치를 사용하여, 모든 구성요소들을 시종 초고진공 상태가 유지되는 챔버 내에서 인-라인 방식으로 처리하는데 그 특징이 있고, 판넬의 생산성 향상, 오염도 저감, 완성품의 미관 개선하였다.
본 기술은 종래 문제점으로 지적된 접합격리 방법을 이용하지 않으면서도 캐소드 전극간에 전기적 절연 및 저전압 구동 가능한 FEA를 제조하기 위해 SOI기판을 출발기판으로 하여 LOCOS공정을 응용한 방법에 의해 FEA를 제조하는 방법에 관한 것이다. 본 기술에 의하면 캐소드 간에 전기적 절연을 달성함과 동시에 대면적에 균일한 화소의 형성이 가능한 FEA 제조 역시 가능하며, 나아가 본 기술에 의한 전기적 절연이 가능한 FEA는 구동소자인 MOSFET과 일체화가 가능하며, 일체화된 FEA는 구동전압이 낮은 상태에서 작동가능할 뿐 아니라 화소간의 균일성이 향상되는 점에 그 특징이 있다.
본 기술은 출력 파장 안정성이 우수한 광섬유격자 반도체 레이저의 외부 공진부를 길이가 길고 부피가 작은 광섬유코일부로 구성하여 광섬유격자 반도체 레이저의 패키징을 소형으로 구현하고 광섬유코일의 벤딩에 의해 발생하는 복굴절이나 복굴절의 영향을 제거 또는 완화기킨 안정화된 광섬유격자 반도체 레이저를 구현하는 것이다.광섬유격자 반도체 레이저의 외부 공진부를 길이가 길고 부피가 작은 광섬유코일부로 구성하여 광섬유격자 반도체 레이저의 패키징을 소형으로 구현하고 광섬유코이르이 벤딩에 의한 복굴절의 영향을 제거 또는 완화기킨 광섬유 코일부를 제시한다. 파장안정성이 뛰어나고 저가이며 소형으로 패키징이 가능한 광섬유격자 반도체 레이저의 구현에 큰 기여를 할 것으로 예상된다.
CAM을 이용하여 RAM 및 PLA 겸용을 기본으로 하여, RAM 및 PLA의 개수 및 data width 등도 field에서 사용자가 configuration하여 사용이 가능한 새로운 구조의 Memory 기술이다.새로운 CAM cell은 Interconnection에 의한 성능 저하를 최소화 하였다.
본 기술은 밀리파 통신에서 사용하기 위한 회로기판에 관한 것으로 특히, 유리기판위에 한 개 이상의 플립칩을 솔더 범퍼를 통해 멀티칩 패키지하되, 솔더 범퍼와 유리기판 사이에 데이터의 입출력신호선 및 전력선과 접지선을 외부로 연결하기 위한 금속선 및 플립칩의 상호간의 연결선을 형성시키며, 플립칩위에 장착함으로써 칩에서 발생하는 열을 직접적으로 제거할 수 있도록 구성되어지는 것을 특징으로 하는 유리기판을 이용한 극초단파 대역의 멀티칩 패키지를 제공하여 방열판을 이용한 구조를 사용하는 것을 내용으로 한다.수동소자의 형성을 유리기판에 유도하므로써 그 성능을 최대화하고 열을 효과적으로 방출한다.