산업기술 통합검색
화합물 반도체의 특성상, 제조공정 중에 가역 웨이퍼 접합 기술이 사용되는 경우가 많다. 이러한 경우, 열응력에 의해 화합물 반도체 웨이퍼가 파손되는 현상이 자주 발생되고, 이것은 반도체의 생산 수율에 직결되는 중요한 문제이다. 본 기술은 웨이퍼 접합 구조의 물성과 형상으로부터 열응력을 최소화하는 접합 공정을 찾아내는 방법에 대한 것이다.기존의 접합 공정은 시행 착오를 거쳐 웨이퍼 파손이 잘 일어나지 않는 공정 조건을 찾아 진행되었지만, 본 기술은 접합 공정 온도, 접합 재료 물성, 기하학적인 형상 변화에 따라 열응력을 최소화하는 공정 조건을 찾아내는 방법이다.
본 기술은 스케일링 다운 특성이 우수한 이중-게이트 플래쉬 메모리 구조와 이중-게이트 플래쉬 메모리 소자의 프로그램 및 유지(retention) 특성을 개선할 수 있는 기술이다.- 제조 공정 및 소자 구조가 간단함.- 메모리의 제반 특성을 개선할 수 있음.
본 기술은 2차원 및 3차원 통합 앤티알리아스드 래스터라이저의 회로 구현 방법에 관한 것으로, 하나의 래스터라이저로 2차원 및 3차원 다각형 랜더링을 효과적으로 수행 할 수 있으며,기존의 복수의 부화소마스크 롬을 사용하는 방법에 비해 한 개의 롬만 사용하여 구현하는 방법을 제시한다.래스터라이징 방법으로 앤티알리아싱(Antialiasing) 처리가 가능한 선 방정식(Line equation)을 이용한 부화소 면적 점유비 계산 방법을 사용하여 2차원 및 3차원 앤티알리아스드(Antialiased) 다각형 랜더링이 가능하게 하는 데 있다
이 기술은 실리콘을 주 재료로 하여 적외선 영역에 근접해 사용하기 위한 반도체 구조 기술이다. 이 반도체 구조는 대부분이 실리콘과 게르마늄(Si/Ge)의 epitaxy 교류층(alternating layers)으로 이루어진 active zone, base layer, cladding layer와 일정한 간격을 두고 있는 게르마늄의 집합체들이 형성하고 있는 Quantum dots 으로 구성되어 있다. 이 Active zone의 실리콘/게르마늄 교류층이 Superlattice를 형성하고 miniband에 위치한 전자들은 conduction band와 연합한다. 또 양자화된 energy levels에 위치한 holes들은 valance band와 연합하여 반도체 구조를 형성한다.실리콘을 주 재료로 한 이 반도체 구조는 무엇보다도 기존의 III-V semiconductor 재료에 비하여 200배 이상 저렴하다는 경제적 장점을 가지고 있다. 그리고 게르마늄과 실리콘(Ge/Si) layer가 보다 빠른 촉진율을 가지고 층을 쌓는다는 점과 그 위의 덧씌워지는 cladding layer로 인해 반도체 제작 시간 또한 획기적으로 절감할 수 있다. 또한 제작 공정 중 원하지 않는 기타 불순물이 들어가는 것을 크게 억제할 수 있는 장점이 있다.
본 기술의 열전달 메카니즘 구성을 이용하여, 멀티존 열사이클링 모듈은 모노리소그래피 시퀀스에 채용된 포토리지스트의 소부 및 냉각(baking and chilling) 작업을 수행한다. 본 모듈은 다음과 같이 4개의 구성요소로 나누어진다. (1) 웨이퍼지지 기구, (2) 과도기 및 정상조건 동안 웨이퍼 온도의 소량의 신호공간변조를 위한 열전소자의 멀티존 구성, (3) 벌크 히팅 또는 냉각효과를 달성하기 위해 웨이퍼로의 도전성 열전달을 위한 열교환기, (4) 다양한 온도제어 전략.열전달 메카니즘 구성을 이용하여 모노리소그래피 시퀀스에 채용된 포토리지스트의 소부 및 냉각(baking and chilling) 작업을 수행함으로써 다음과 같은 특징을 가진다.1. 웨이퍼 온도의 불균일을 해소하기 위해 과도기 및 정상조건에서 모두 웨이퍼 온도의 공간적 제어.2. 선폭 균일성의 개선을 위해 바람직한 공간적 온도 프로파일.3. 동일한 모듈에서 소부 및 냉각을 동시에 실행하므로, 분리된 소부와 냉각 모듈 사이의 웨이퍼 이송이 불필요.4. 웨이퍼가 설정점까지 온도가 급상승하기 이전의 냉각된 상태에 있을 때, 센서의 정렬을 위해 deep-UV post-exposure 모니터와 연계하여 사용 가능.
본 기술은 잡적회로 제조 시스템, 방법 및 컴퓨터 프로그램에 관한 것으로, 집적회로 정렬(alignment) 검출 시스템에 관한 것이다. 본 정렬기술은 정렬신호의 아공간(亜空間) 분할에 기반하여 개발된 것이다. 정열신호의 구조는 한 세트의 트레이닝 신호(training signals)로부터 추출되며, 이어서 이 구조는 새로운 정렬신호의 위치 발견에 이용된다. 이 모델은 공정 파라미터의 변화로 인한 신호의 변화가 작다. 이 기술의 성능을 검증하기 위한 테스트 웨이퍼가 제작된 바 있다. 실험의 결과에 따르면, 일반 메치드 필터링(matched filtering)법에 비해 정렬 에러가 1/10 이상 감소한다.1. 리소그래피 장비에서 정렬 시스템의 성능 개선.2. 하드웨어의 변경이 요구되지 않아 구현이 용이하고 저비용.3. 적응성이 높아 공정변화의 조정능력을 구비.4. 다수의 샘플 정렬신호들로부터 정렬신호 모델을 생성함으로써, 샘플정렬 마크 및/또는 샘플정렬 마크에 형성된 코팅에서의 비대칭성은 새로운 정렬마크의 위치가 검출되면 참작될 수 있음.5. 반도체 제조의 리소그래피 단계에서 웨이퍼의 정렬.6. 반도체 공정의 안정성 감시 활용 가능
본 기술은 갈륨비소(GaAs) 및 이와 관련된 화합물 반도체 광검출기를 실리콘 집적회로에 통합하는 방법에 관한 것이다. 이는 극소 정전용량의 회로 속에서 효율적인 광 상호접속을 가능하게 한다. 포토디텍터(photodetector)의 정전용량과 기타의 연결배선을 가능한 한 작게 하는 것이 고효율의 광 상호접속 생성의 핵심이다. 광 펄스를 전기적 신호로 변환하기 위하여 주기율표 Ⅲ-Ⅴ족 화합물의 이종 결정구조를 이용하는 저온공정에 의해 고효율의 광 상호접속이 실리콘 베이스의 IC 위에 직접 증착된다.1. 광 상호접속 검출기에서 정전용량을 최소화2. 급격한 전압변화에 대비3. 정전용량 방전을 위한 도전경로가 없다는 것은 회로 입력에 전압이 잔류하고 있다는 의미.4. 생성된 캐리어의 수명보다 더 짧은 기간동안 광빔을 펄싱(pulsing)하고, 그리고 대략 1미크론의 기능적 높이까지 구조적 체적의 감소 및 이어서 주기율표 Ⅲ-Ⅴ족 화합물의 내부 정전용량을 감소함으로서 높은 효율성이 확립하여, 정보 처리 시스템에서의 신호 전달의 안정성을 꾀할 수 있다.
본 기술은 실리콘 웨이퍼 내에 존재하는 미세결함의 검출방법에 관한 것으로, 실리콘 웨이퍼 상에 존재하는 미세 결함을 정밀하게 검출할 수 있는 방법을 제공한다. 이러한 고감도의 방법은 1 내지 3분 동안 CuSO4, 5H2O 등의 금속염을 첨가한 묽은 플루오르화 수소산 속에 미세결함을 지닌 실리콘 웨이퍼를 탐지한다. 이렇게 하여, 실리콘 웨이퍼에 존재하는 미세결함에 금속을 선택적으로 증착함으로써 달성된다. 결함들만 선택적으로 코팅되어 “파티클 카운터” 등의 종래의 방법으로 용이하게 검출될 수 있다.◦ 1. 현재의 방법보다 더 미세한 결함까지 검출 가능하며, 따라서 수율을 증가 시킬 수 있다.◦ 2. 준비공정이 용이하고 방사성 동위원소보다 비용 저렴◦ 3. 서브 미크론 레벨로 집적된 반도체 소자용 실리콘 웨이퍼의 결함을 최소화 한다◦ 4. 플루오르화 수소산의 농도는 0.01 w% 내지 10 w%이고, 금속염의 구리이온의 농도는 10 ppbw 내지 100 ppmw이다◦ 5. 미세결함 위에 금속이 증착되게 하는 선택성의 제어는 실리콘 웨이퍼의 전위를 조정하여 이루어진다.
본 기술은 비구면 솔리드 이머젼 렌즈(SILS; solid immersion lens)의 제작기술 및 표면 위에 렌즈를 포지셔닝하는 방법에 관한 것이다. 또한 미세가공된 솔리드 이머젼 렌즈를 사용한 부근 영역 광 스캐닝 시스템이다. 이러한 렌즈는 다양한 크기로 제작될 수 있으며, 이와 달리 극소형의 렌즈는 멀티플 어레이(multiple arrays)로 제작되기도 한다. 또한 이러한 렌즈는 캔티레버 상에 놓여져 기판에 대한 렌즈의 초정밀 위치결정 및 높이 제어를 가능케 한다.1. 포토리소그래피의 종래의 방법을 사용하여 비구면 솔리드 이머젼 렌즈의 제작 가능.2. 대량생산 및 렌즈의 멀티플 어레이가 가능.3. 실리콘 또는 질화규소제 솔리드 이머젼 렌즈는 얇고 플랙시블한 실리콘 또는 질화규소 지지대, 및 곡면의 맞은 편 포인트와 입사광 방사의 초점을 맞추기 위한 플랙시블한 지지대와 일체구조로 되고 곡면을 구비.4. 멀티플 어레이(multiple arrays)의 극소형 렌즈 제작 용이5. 렌즈의 초정밀 위치결정 및 높이 제어가능
본 기술은 반도체 공정장비에 있어서, 웨이퍼 이송을 위한 재사용 가능한 지지대를 제공한다. 이 웨이퍼 지지대는 처리 공정 중인 웨이퍼를 지지하는 딱딱한 재질의 디스크이다. 이것의 구조와 재질면에서 대부분의 에칭툴에서 불 수 있는 웨이퍼 클램핑기구와 함께 사용될 수 있도록 구성 되어 있다. 이것은 웨이퍼를 척(chuck)에 정확히 일치시키며, 후면 직접냉각은 선택사양으로 가능하다. 공정챔버 속으로 이송되는 동안 로봇 전달기구에 의해 홀드(hold)되는 환형의 돌출부는 디스크부재의 하부에 있다1. 이 웨이퍼 지지대는 딥-투-스루(deep-to-through) 웨이퍼 에칭과 관련하여 발생될 수 있는 많은 문제점들을 해소한다. 2. 공정 진행 중인 웨이퍼의 후면에 가해지는 제한이 거의 없기 때문에 공정의 유연성을 크게 향상시켜 수율의 증가에 기여하게 된다. 3. 이 웨이퍼 지지대가 정전식 및 기계식 클램프에 사용될 수 있도록 공정 중의 웨이퍼는 링으로 고정된다.4. 로봇 이송기구에 의해 홀드되는 돌출부는 표준 사이즈의 웨이퍼를 홀드하도록 설계된 공정장비에 맞춰져 있다.
본 기술은 실리콘 웨이퍼, 석영 레티클 및 평판 디스플레이를 포함한 반도체 기판의 열처리를 위한 것으로, 기판의 공간 온도 제어를 위한 개선된 방법을 제공한다. 예를 들면, 포토리지스트가 코팅된 실리콘 웨이퍼의 소부와 냉각을 연속해서 처리하는 통합적 방법에 사용될 수 있다. 이 모듈은 다음의 구성요소로 이루어진다. 웨이퍼지지 기구; 열적 전도성 가열요소; 냉각판; 다양한 온도제어 전략. 카트리지 히터 형태의 저항성 히터는 가열요소와 열적 접촉을 하고 있다. 또한, 본 기술은 히터의 열적 편향을 감소시킬 수 있는 효과가 있다.본 기술은 실리콘 웨이퍼, 석영 레티클 및 평판 디스플레이를 포함한 반도체 기판의 열처리를 위한 것으로, 다음과 같은 특징을 제공한다.1. 기판 반경방향의 온도 불균일의 제거를 위한 온도 제어의 개선.2. 필요하다면, 동일 모듈에서 소부와 냉각을 하여 분리된 소부모듈과 냉각모듈 간의 웨이퍼 이송단계를 생략.3. 종래의 핫플레이트에 비해 소부(baking) 온도의 변경속도가 빠르다.4. 냉각판이 가열요소의 후측 부근에 위치하고 있어, 냉각이 필요할 때 상부 가열판과의 열적 접촉이 행해짐.5. 히터의 열적 편향 감소
본 기술의 엑티브 이미징법(AIM)은 제어되지 않은 주변 산란광 하에서도 제어된 광원으로부터의 이미지를 측정할 수 있다. 이 방법은 장면(scene)이나 물체로 향해 일시적으로 변조된 빛을 투광하는 투광부(emitter)와, 여기서 반사된 빛을 측정하는 검출부로 구성된다. 단순한 필터 등의 처리수단은 이 검출된 빛으로부터, 제어된 투광기로부터 오는 반사광을 주변의 산란광으로부터 오는 반사광과 구별한다. 이런 방식으로, AIM은 후속의 컬러 이미지 처리에 사용하기 위해 주변 조명 및 표면 반사율을 포함한 장면의 정확한 속성들을 계산한다.1. 주변 산란광으로 인한 영향을 제거2. 단일 이미지 시퀀스 내에서 얻어진 이미지 개조를 위한 모든 일자3. 흑백센서부터 컬러이미지을 얻을 수 있음.4. 장면 광원에 의해 조명된 장면 객체를 구성하는 장면의 물리적 성질을 예측. 5. 투광기에서 나오는 변조된 광으로 장면을 조명. 6. 변조된 광은 소정의 스펙트럼 전력 분포를 가짐.7. 검출기를 이용하여 장면에서 나오는 후방산란광을 검출.8. 후속의 컬러 이미지 처리를 위해, 주변 조명 및 표면 반사율을 포함한 장면의 정확한 속성 계산.
본 기술은 결정 물질의 단면을 제공하는데 있어서, 실질적으로 원자단위 정도로의 부드러운 표면을 제공이 가능토록 하는 단면 형성 기술에 관한 것이다. 따라서, 번 기술은 서브미크론 차원의 반도체, 집적회로 및 소자의 도핑 및 전기적 밀도의 측정을 개선하는 것이다. 본 발명은 sub-0.1 미크론의 트랜지스터에 대한 보다 소형화된 디자인룰의 개발에 이용될 수 있어 트랜지스터의 성능을 개선시킨다. 또한 스캐닝 정전용량의 미가공 데이터를 새로운 샘플 준비로 얻을 수 있는 고분해능에 적합한 전기 캐리어 분포의 정확한 표현으로 풀어내는 방법을 제공한다.1. 샘플의 오리지날 표면을 제쳐두고 왜곡이 없는 매끈한 측정면을 저장하므로써, sub-0.1 미크론 소자의 설계 및 테스트를 가능하게 하는 2D 전기 캐리어 프로파일를 허용.2. 웨이퍼 레벨에서의 비파괴 측정.3. 특정 소자의 선택 및 소자의 원하는 부분의 선택 가능 표준 시험장비를 사용하여 쉽게 구현.4. SCM(Scanning Capacitance Microscopy), STM(Scanning Tunneling Microscopy) 및 기타 분석 샘플 제공.5. sub-0.1 미크론의 최소 배선폭 소자에서 전기적 성질의 정밀한 측정 가능6․ sub-0.1 미크론 소자용의 새로운 마스크/리소그래피 디자인룰 및 이온주입 파라미터의 개발 가능
본 발명은 반도체 제조 방법에 관한 것으로, 결정 결함을 감소시켜 스트레스 감소에 따른 반도체 소자의 신뢰도를 향상시키는 방법에 관한 것이다. 본 발명의 기술은 고밀도 MOS/바이폴라 소자용의 반도체 기판 위에 STI(shallow trench isolation)을 형성할 때, 전위의 형성을 최소화하기 위한 새로운 제조방법을 제시 하고 있다. 약 0.25 미크론 이하의 사이즈에서, 결정결함은 물론이고 전위를 발생하는 응력은 소자의 동작 및 신뢰도에 중요한 역할을 한다. 또한, 이 방법은 반도체 기판의 표면 위에 금속 실리사이드를 형성하므로써 결정결함을 감소한다.1. 고밀도 소자 특성의 통계학적 의미의 분산 또는 분포의 최소화.2. 표준 제조법을 사용하여 구현 가능3. 전위를 감소하기 위해서 950℃ 내지 1055℃ 사이의 온도와 약 10-4 이하의 O2 분압을 가진 N2 대기압 하에서 반도체 기판을 어닐링. 4. 금속이 메탈 실리리사이드를 형성하기 위해서 절연물 위에 증착되는 반도체 제조에서 결정결함을 감소하기 위한 방법을 제공.5. 반도체 기판 위에 STI(shallow trench isolation)을 형성할 때, 전위의 형성을 최소화하기 위한 새로운 제조방법을 제시.
본 기술은 우수한 스템 커버리지를 가지는 매우 매끄럽고 일정한 실리카 박막을 형성할 수 있는 효율적인 원자층 증착(ALD) 방법을 제공한다. 마이크로 전자회로가 액티브 소자와 배선 사이의 거리가 감소하면서 집적화됨에 따라, 절연층 역할을 하는 유전체가 그 성능을 유지하도록 형성하는 방법이 요구되고 있다. 본 기술은 1회의 원자층 증착으로 2 - 15 mn 두께의 층을 형성함으로써, 효율을 상당히 증가시킬 수 있으며, 박막을 40:1 이상의 개구율을 가지도록 트랜치와 홀과 같은 구조의 측벽에 컨포멀하게 형성할 수 있다.본 기술은 모든 IC에 적용할 수 있는 유용한 기술로서, 마이크로 전자회로에서 트랜지스터간의 트랜치 절연을 채우는 공정, 반도체 메모리에서 깊은 트랜치 커패시터의 칼라를 절연시키는 공정, 마이크로 전자장치에서 금속배선간의 절연을 형성하는 공정, 전자장치에 있어서 낮은 k의 반 다공성 절연층을 밀봉하는 공정, 평면 도파관, 다중화기/역다중화기, 마이크로 전기기계 구조(MEMS), 다층 광학 필터, 확산, 산화 또는 부식 방지막의 형성공정 등과 같이 많은 전자장치의 생산에 사용될 수 있다.
카본 나노 튜브(CNT)는 독특한 전기적 기계적 특성에 대한 많은 연구가 진행되어 왔으며 새로운 나노 스케일 전기회로에서 기초로써 제안되어왔다. 본 기술은 카본 나노 튜브를 회로에 우수한 전기적 접촉으로 장착하도록 하는 방법에 관한 것이다. 미리 선택한 방향으로 단일 벽형태 또는 다중 벽형태로 현대의 반도체 제조 기술과 호환가능한 모든 방법으로 미리 선택한 위치 사이에 탄소 나노 튜브를 성장할 수 있다. 주요 기술은 기상 증착공정을 통해 기판상에 (금속성인 철과 같은) 촉매층을 형성하고 기존의 리소그래피 기술을 이용하여 촉매층을 패터닝하는 것이다.본 기술은 카본 나노 튜브를 우수한 전기적 접촉 특성을 가지면서 회로에 장착할 수 있도록 하는 것을 특징으로 한다. 특히, 기상 증착공정을 통해 회로 기판상에 (금속성인 철과 같은) 촉매층을 형성하고 리소그래피 기술을 이용하여 촉매층을 형성하는 것데 특징이 있다. 본 기술은 간극이 촉매 영역에 존재하는 경우의 장치 제조에 가장 유용하게 사용될 수 있다. 촉매층의 두께는 단일 벽형 탄소 나노 튜브를 형성할지 다중 벽형 탄소 나노 튜브를 형성할지를 제어한다. 전계는 성장을 관리하는데 사용될 수 있다. 본 기술은 기판상에 탄소 나노 튜브를 성장시키고 간극 위에 부유하는 탄소 나노 튜브를 제조하는 방법을 제공한다.
본 기술은 나노 튜브 (옵토) 전자회로를 제조하기 위한 방법에 관한 것으로서, 실리콘 카바이드 웨이퍼 상에서 성장되고 임의의 기판 상으로 트랜스퍼되는 (스탬핑되는) 카본 나노 튜브 회로를 제조하기 위한 방법을 제공한다. 동일한 또는 다른 기판 상에서 동일한 마스터 실리콘 카바이드 웨이퍼를 이용하여 상기 제조방법을 여러 번 반복할 수 있다. 그라펜의 이중층 스트립을 패터닝된 실리콘 카바이드 웨이퍼 상에서 성장시키며, 에지를 나노튜브 및 접합에 자동 퓨징하고, 카본 나노 튜브들을 기판으로 트랜스퍼한다. 카본은 약한 결합인 반데발스 결합되어 복잡한 에칭 단계없이도 쉽게 트랜스퍼된다.일반적으로 접합, 트랜지스터 및 로직 장치를 만들기 위해서는, 나노 튜브의 카이랄리티(chirality) 및/또는 직경이 국지적으로 변경되어야하는데, 본 기술은 이러한 문제점을 해결할 수 있는 장점이 있다. 통상, 접촉 크기와 공진 문제점을 해결하기 위하여, 모든 나노 튜브가 이물질 없이 상호 연결되어야 한다. 또한, 웨이퍼 스케일 집적화를 위해 나노미터 분해능을 가지는 고속의 리소그래피 공정이 필요하다. 그리고, 밀도와 속도를 유지하면서 복잡한 로직 회로를 위하여 3차원 나노 튜브의 상호연결을 필요로 한다. 본 기술은 상술한 필요성을 충족시킬 수 있는 전자회로 제조 방법을 특징으로 한다.
본 기술은 마이크로 스케일 및 나노 스케일의 자기 구조를 간단하고 저가로 제조할 수 있는 방법을 제공한다. 이러한 마이크로구조는 마이크로 전기기계 장치(MEMS: microelectromechanical device)에 응용할 수 있다. 기존의 기술은 자기 구조를 MEMS에 적용하기 어려웠다. 마이크로구조는 분산된 자기 나노 입자들에 의해 만들어진 본질적으로는 중합체이다. 이러한 마이크로구조는 조정되는 매체인 하부 기판보다 포토레지스터인 것을 점을 제외하고는 표준 포토리소그래피 기술을 이용하는 분산된 나노 입자들을 포함하는 포토레지스터로 만들어진다.일반적으로 자기 구조를 MEMS에 적용하기란 매우 용이하지 않은 문제점이 있었다. 마이크로구조는 분산된 자기 나노 입자들에 의해 형성된 중합체이다. 이러한 마이크로구조는 표준 포토리소그래피 기술을 이용하여 포토레지스터로 만들어진다. 본 기술에 의한 자기 나노 입자들은 빛의 파장보다 훨씬 작은 지름을 가지고 있어서 완전하게 광을 변화시키는 레지스터와 구조적으로 안정된 구조를 가짐을 특징으로 한다. 본 기술의 일예로써, 자기 캔틸레버 상의 마이크로 미러들은 외부 자석과 함께 조절 가능하게 이동가능하다. 이러한 기술을 이용하여 마이크로 스케일 및 나노 스케일의 자기 구조를 간단한 공정과 저가로 제조하여 MEMS 장치에 유용하게 적용할 수 있는 장점이 있다.
본 기술은 서로 다른 형태의 계면 화학에서 패터닝 방법을 제공한다. 새로운 금속 기판 상에 형성된 자기조립 단층막(SAM)은 원래의 SAM과 서로 다른 두 형태의 SAM을 포함하는 혼합 SAM으로 광화학적으로 변형된다. 이 다중 SAM은 빛이 다중 파장을 위한 영역 선택 필터로서 역할을 하는 포토마스크를 통과할 때 기판 상에서 패터닝된다. 분자들을 이용하여 표면을 패터닝할 수 있는 능력은 의약품 개발과, 생체분자학과, 세포 기반 분석에서의 도구로서 중요한 기술이다. 이러한 방법은 근자외선(near-UV)을 사용하여 SAM을 변형시키며 원자외선(deep-UV)을 이용하여 SAM을 제거한다.포토패터닝된 SAM은 합성 화학을 이용하여 생체분자들(예를 들어, DAN, 펩티드 등)에 의해 화학적으로 변형될 수 있다. 또한, 단백질학에 있어서 고충실도 마이크로 어레이를 개발하는 데 중요한 단백질의 흡착을 저지하는 다중 SAM의 패터닝을 가능케 한다. 포토패터닝된 SAM은 에칭 레지스트로서 역할을 하며, 원래 SAM이 완전히 제거된 기판영역은 선택적으로 에칭될 수 있다. 본 기술에 따르면, 정렬 또는 다중 노출없이 다중의 정렬된 SAM을 제조할 수 있으며, 단일의 포토마스크로 많은 SAM을 패너닝할 수 있다.
*원리 및 구성본 기술은 유도 결합 플라즈마 반응성 이온 식각(ICP-RIE)의 하부전극 물질을 이용하여 실리콘 카바이드 메사 형상에서 측벽의 각도를 조절하는 것으로서, 특히 석영(SiO2), 알루미나(Al2O3), 양극산화 알루미늄(anodized Al)을 사용하여 메사 측벽의 각도를 조절하는 실리콘 카바이드 메사 측벽의 각도 조절 방법에 관한 것이다.본 기술은 실리콘 카바이드 메사 측벽의 각도를 조절하는 방법에 있어서, (a) 석영(SiO2) 또는 알루미나(Al2O3) 또는 양극산화 알루미늄(anodized Al) 중 어느 하나를 이용하여 하부전극 물질을 형성하고, (b) 위의 (a) 단계를 통해 형성된 하부 전극 물질을 사용하여 실리콘 카바이드 메사 측벽의 각도를 각 공정변수에 따라 조절하는 단계를 포함하는 것을 특징으로 한다.*개발배경SiC를 이용한 MOSFET이나 JFET등과 같은 반도체 디바이스, 특히 V형태의 MOSFET를 제작할 때 MESA 형상의 측벽 조절이 어려워 금속화 공정이나, 산화막 공정이 제한적이었다. 본 기술은 고밀도 플라즈마 반응성 이온 식각(ICPRIE)의 하부전극 물질을 이용하여 SiC 메사 측벽의 각도를 조절하여 위에 기술된 문제를 해결하였다.*중요성 및 독창성하부전극물질로 석영, 알루미나, 양극산화 알루미늄을 형성하여 공정변수에 따라 실리콘 카바이드 메사 측벽의 각도를 조절할 수 있다.*응용분야반도체 소자의 산화규소 다비이스에 적용할 수 있는 기술이다.*특징 및 장점고밀도 플라즈마 반응성 이온 식각(ICP-RIE)의 하부전극으로 사용하는 물질에 따라 SiC 메사 측벽의 각도조절이 가능함으로써 SiC MOSFET이나 JFET 등을 제작시 금속화 공정이나 산화막 공정이 용이하여 다양한 형태의 SiC 디바이스 제작에 유용하게 사용할 수 있다.